Матрица - управление
Cтраница 3
Работа схемы управления интеграторами увязывается с работой системы синхронизации и измерения времени. Это проявляется в том, что в матрицу управления поступают сигналы как от датчиков сигналов управления, так и от системы синхронизации. В момент появления обоих сигналов в матрице управления последняя вырабатывает сигнал управления, поступающий на входы управления интеграторами. [31]
Схема работает следующим образом. Это приводит к переключению через дешифратор ДШ-п кодовых шин матрицы управления, а следовательно, и к изменению коэффициента передачи в управляемом делителе частоты. [32]
Из рассмотрения принципа действия преобразователя дли немонотонных функций видно, что выходной код Ny непосредственно не участвует в формировании кусочно-ступенчатой функции. Это обусловлено тем, что между кодом Nv и управляющими сигналами матрицы управления коэффициентами kj нет взаимного однозначного соответствия. Для устранения неоднозначности в схеме установлен дополнительный счетчик Сч - п, формирующий вспомогательный код и совместно с дешифратором ДШ-п определяющий момент переключения коэффициентов деления в управляемом делителе частоты. Здесь следует заметить, что, несмотря на это усложнение, схемы преобразователей для немонотонных функций, как с управлением по входному, так и по выходному параметрам, примерно эквивалентны по затратам на дополнительное электронное оборудование. [33]
Формирователь Ф2 состоит из согласующего транзисторного каскада Т ( КТ301) и инвертора &7. После уравновешивания моста на выходных шинах двоичного счетчика СТ устанавливается код измеряемой емкости, который далее поступает в матрицу управления цифрового функционального преобразователя. [34]
 |
Структурная схема функционального цифрового преобразователя с управлением со стороны выхода и постоянной длиной участков аппроксимации ( а, выходная характеристика преобразователя ( б. [35] |
На рис. 25, а показана лро-стейшая схема функционального преобразователя с управлением со стороны выхода. Дешифратор имеет 2 входов, подключенных к п последним триггерам р-разрядного счетчика Сч-Ny, и 2П выходов, осуществляющих коммутацию шин матрицы управления. Матрица управления содержит дополнительную шину, предназначенную для обнуления счетчика в управляемом делителе ( Сч - т) в точках, соответствующих узлам аппроксимации. [36]
 |
Блок-схема функционального цифрового преобразователя с управлением со стороны выхода и переменной длиной участков аппроксимации. [37] |
Рассмотрим вопросы построения цифровых функциональных преобразователей с управлением со стороны выхода, предназначенных для аппроксимации немонотонных функций и функций, где первая производная может быть больше или меньше единицы. Для моделирования таких функций используют главным образом схемы преобразователей с переменной длиной участка аппроксимации, оборудуемые дополнительно реверсивным счетчиком выходного кода РСч-Ny и матрицей управления реверса МУг. Моделирование происходит следующим образом. В точках, где первая производная изменяет свой знак с положительного на отрицательный, матрица управления реверсом вырабатывает сигнал, изменяющий направление счета: вместо сложения выполняется вычитание. В результате этой операции реверсивный счетчик начинает работать с убывающим итогом, формируя отрицательный наклон аппроксимирующей прямой с коэффициентом передачи, установленном в управляемом делителе частоты. [38]
Перенос импульса переполнения в счетчик числа участков аппроксимации осуществляется логическими схемами & 3s, & зе следующим образом. Пусть в исходном состоянии на нулевых выходах триггеров Тг1 - - Тг12 - высокий уровень напряжения, и на шину / разъема подан низкий потенциал от матрицы управления шагом аппроксимации. [39]
Ее выполняют в виде двоичного умножителя [2, 13]; она широко используется в цифровых дифференциальных анализаторах для выполнения операции интегрирования. Блок-схема управляемого делителя ( рис. 1) состоит из р-разрядного двоичного счетчика Сч - р, р ключей, собранных на логических элементах HI-Ир, схемы ИЛИ на р-входов и матрицы управления МУ. Матрица управления по шинам 1 - - р осуществляет управление ключами И-Ир так, что ключ будет открыт, если на соответствующей шине будет потенциал условной единицы, и закрыт при потенциале условного нуля на этой шине. [40]
Ее выполняют в виде двоичного умножителя [2, 13]; она широко используется в цифровых дифференциальных анализаторах для выполнения операции интегрирования. Блок-схема управляемого делителя ( рис. 1) состоит из р-разрядного двоичного счетчика Сч - р, р ключей, собранных на логических элементах HI-Ир, схемы ИЛИ на р-входов и матрицы управления МУ. Матрица управления по шинам 1 - - р осуществляет управление ключами И-Ир так, что ключ будет открыт, если на соответствующей шине будет потенциал условной единицы, и закрыт при потенциале условного нуля на этой шине. [41]
На рис. 25, а показана лро-стейшая схема функционального преобразователя с управлением со стороны выхода. Дешифратор имеет 2 входов, подключенных к п последним триггерам р-разрядного счетчика Сч-Ny, и 2П выходов, осуществляющих коммутацию шин матрицы управления. Матрица управления содержит дополнительную шину, предназначенную для обнуления счетчика в управляемом делителе ( Сч - т) в точках, соответствующих узлам аппроксимации. [42]
С выхода счетчика делителя импульсы переполнения через разъем НА поступают на вспомогательный счетчик числа участков аппроксимации. В матрице управления его состояние расшифровывается и в соответствии с заданной программой на одну из шин 1 - - 8 через разъем подается низкий потенциал сигнала управления. Этот уровень напряжения блокирует по входу 4 счетный вход одного из последних триггеров, начиная с пятого, что равносильно уменьшению разрядности счетчика управляемого делителя частоты и, следовательно, уменьшению шага аппроксимации. С приходом восьмого входного импульса триггер М4 опрокинется и на выходе М14 будет сформирован высокий уровень напряжения, соответствующий уровню логической единицы. [43]
Работа схемы управления интеграторами увязывается с работой системы синхронизации и измерения времени. Это проявляется в том, что в матрицу управления поступают сигналы как от датчиков сигналов управления, так и от системы синхронизации. В момент появления обоих сигналов в матрице управления последняя вырабатывает сигнал управления, поступающий на входы управления интеграторами. [44]
Управляемый делитель частоты состоит из счетчика Сч - т, ключей &. Далее дешифратор ДШ по состоянию счетчика Сч - п определяет номер участка аппроксимации / и соответствующим сигналом устанавливает на выходе матрицы управления МУ кодовые коэффициенты ац. [45]
Страницы: 1 2 3 4