Блок - буферная память
Cтраница 1
Блок буферной памяти представляет собой совокупность регистровых и логических узлов, а также схем управления. Он занимает промежуточное положение между блоком интерфейса и блоком сопряжения с оперативной памятью, осуществляя, главным образом, объединение последовательности байт в двойные слова при передаче информации из ВУ в ОП и разбиение слов на байты при передаче информации из ОП в ВУ. В обоих возможных режимах работы ББП определяет конец обмена информацией с ВУ, что фиксируется формированием сигналов, посылаемых в блоки БУК и БСК. Кроме того, через входной и выходной регистры блока передается служебная информация. Структура блока приведена на рис. 13.8, где показаны его основные узлы, а также основные внутренние и внешние связи. [1]
 |
Структурная схема комплекса ЕС-7906. [2] |
В блоке буферной памяти хранится отображаемая информация всех дисплеев комплекса. Объем буферной памяти 4096 байт, в 3840 из них хранится информация, отображаемая на экранах. Этого объема достаточно для работы с четырьмя дисплеями, когда на экране высвечивается 960 знаков, или с восемью дисплеями - высвечивается 480 знаков, или с шестнадцатью дисплеями - 240 знаков. [3]
Устройство ЕС-7566 имеет два блока буферной памяти, предназначенных соответственно для хранения информации выносных пультов и пишущей машинки. Блок буферной памяти выносных пультов, представляющий собой ОЗУ на магнитных сердечниках, имеет цикл обращения 2 мкс, разрядность - девять двоичных разрядов ( семь информационных, один контрольный, один для хранения метки), емкость 4096 байт. Блок буферной памяти пишущей машинки выполнен на сдвиговых регистрах в интегральном исполнении и имеет следующие параметры: рабочая частота 500 кГц, разрядность - девять двоичных разрядов ( семь информационных, два для хранения признаков чтения и записи), емкость 1024 бит. [4]
 |
Время выполнения операций матричного процессора ЕС2345. [5] |
В МАП входят также два блока буферной памяти емкостью 32 слова. [6]
На выходе системы может быть включен блок буферной памяти с автономной выборкой информации в двоично-десятичном коде от программных импульсов цифровой вычислительной машины. [7]
Информация, отображаемая на экранах дисплеев, хранится в блоке буферной памяти устройства управления ЕС-7566. Для каждого дисплея в буферной памяти выделяется своя область - буферная память индикатора. Информация на экране отображается путем циклического опроса буферной памяти, причем на каждый экран поступает только своя информация. [8]
Схема на рис. 7.11 содержит блок доступа к памяти FIFO; блок буферной памяти приемника; блок буферной памяти FIFO передатчика; блок приемника данных с шин интерфейсов Unibus, Multibus, Q-bus; селектор адресов с шин интерфейсов Unibus, Multibus, Q-bus; два блока векторного прерывания типа ИС74221; контроллер, блок кодера / декодера сигналов в манчестерском коде; блок приемопередатчиков. [9]
 |
Связь между основной памятью, буферной памятью и индексным. [10] |
Индексный массив также содержит две строки по 128 колонок, что точно соответствует блокам буферной памяти. На рис. 7.5 показана структура кода элемента индексного массива. Поле адреса в строке содержит адрес блока данных в основной памяти, который занимает соответствующую позицию в буфере. Левый старший бит указателя полублока связан со старшим, полублоком, а правый бит указателя полублока соответствует младшему полублоку. Бит контроля ( Ж указывает правильность работы соответствующих позиций в буфере и индексном массиве. [11]
Схема работает в трех типовых режимах: прямого доступа от интерфейса внешней ЭВМ к блокам буферной памяти приемника и передатчика без затрат машинного времени контроллера; вывода информации в интерфейс внешней ЭВМ из буферной памяти приемника под управлением контроллера; ввода информации из интерфейса внешней ЭВМ в буферную память передатчика под управлением контроллера. Первый режим характеризуется наличием свободных ячеек буферной памяти FIFO приемника и передатчика. В этом случае контроллер разрешает самостоятельную работу блока доступа к памяти. Второй режим характеризуется переполнением буферной памяти приемника. В этом случае блок доступа к памяти работает под управлением контроллера, осуществляющего анализ заполнения ячеек буферной памяти приемника. В соответствии с этим выполняется пересылка информации из этой памяти в интерфейс внешней ЭВМ. Третий режим связан с переполнением буферной памяти передатчика. В этом случае блок доступа к памяти под управлением контроллера осуществляет пересылку информации из интерфейса внешней ЭВМ в память передатчика. Рассмотрим каждый из режимов более подробно. [12]
Схема работает в трех типовых режимах: прямого доступа от интерфейса внешней ЭВМ к блокам буферной памяти приемника и передатчика без затрат машинного времени контроллера; вывода информации в интерфейс внешней ЭВМ из буферной памяти приемника под управлением контроллера; ввода информации из интерфейса внешней ЭВМ в буферную память передатчика под управлением контроллера. Первый режим характеризуется наличием свободных ячеек буферной памяти FIFO приемника и передатчика. В этом случае контроллер разрешает самостоятельную работу блока доступа к памяти. Второй режим характеризуется переполнением буферной памяти приемника. В этом случае блок доступа к памяти работает под управлением контроллера, осуществляющего анализ заполнения ячеек буферной памяти приемника. В соответствии с этим выполняется пересылка информации из этой памяти в интерфейс внешней ЭВМ. Третий режим связан с переполнением буферной памяти передатчика. В этом случае блок доступа к памяти под управлением контроллера осуществляет пересылку информации из интерфейса внешней ЭВМ в память передатчика. Рассмотрим каждый из режимов более подробно. [13]
Схема на рис. 7.11 содержит блок доступа к памяти FIFO; блок буферной памяти приемника; блок буферной памяти FIFO передатчика; блок приемника данных с шин интерфейсов Unibus, Multibus, Q-bus; селектор адресов с шин интерфейсов Unibus, Multibus, Q-bus; два блока векторного прерывания типа ИС74221; контроллер, блок кодера / декодера сигналов в манчестерском коде; блок приемопередатчиков. [14]
Буферное устройство управления для каждого 32-байтового блока содержит бит контроля ОК. Блок буферной памяти, в котором произошел сбой, вызывает сброс бита контроля ОК и легкое прерывание от системы аппаратного контроля. [15]
Страницы: 1 2