Появление - высокий уровень
Cтраница 1
Появление высокого уровня на нижнем выходе шифратора месяцев также свидетельствует о неправильном наборе даты и сопровождается гашением индикатора дня недели и свечением индикатора ошибки. [1]
С появлением высокого уровня на выходе 9 счетчика DU4 енева появляется высокий уровень и на его входе CN. Счетчик прекращает работу формирование кодокомбинации закончено. [2]
 |
Выявление искажений нулевой линии, обусловленных помехами от детектора. [3] |
Шум Причины появления высокого уровня шума различны для детекторов разных типов. [4]
Величину входных сопротивлений R схемы выбирают такой, чтобы при верхнем уровне напряжения, равном Ек, входной ток базы был достаточен для насыщения транзистора. Появление высокого уровня напряжения более чем на одном входесхемы ведет к возрастанию базового тока транзистора и более глубокому его насыщению. В-случае когда все входные сигналы соответствуют низкому уровню, входные токи, вследствие малой положительной величины коллекторного напряжения насыщения при соответствующем выборе параметров схемы, будут недостаточны для открывания транзисторов. За счет тока смещения базы / см - EfJR6 транзистор Т будет заперт. [5]
Прочностные испытания конструкций проводятся в помещениях ( статзалах), насыщенных большим количеством энергоемкого оборудования, осуществляющего различные воздействия на объект исследования: статические нагрузки, вибрацию, разогрев и охлаждение. Работа этого оборудования сопряжена с коммутацией значительных токов, рекуперацией энергии в электрическую сеть, быстрыми изменениями значений электрических нагрузок, что ведет к появлению весьма высокого уровня помех, наводимых в линиях связи и сети питания тензоизмерителыюй системы. [6]
На рис. I показана блок схема основной программы УПС. Первые дпа блока предназначены для определения перехода сигнала на входе Т0 с высокого логического уровня на низкий. Если на входе Т0 низкий уровень, то программа зацикливается на блоке до появления высокого уровня. Условием прохождения программы через второй блок является появление на входе Т0 низкого логического уровня, после чего осуществляется вызов подпрограммы READ, которая считывает информацию с часов. Один цикл основной программы заканчивается подпрограммой С ОСК сверяющей значение текущего времени с таблицей заданных моментов времени. [7]
В такте T2 по срезу Ф2 выполняется проверка на активность сигнала READY. В случае его активности ( READY 1) МП из такта Т2 переходит к такту ТЗ обмена данными, реализуя синхронный протокол ВВ. Если же быстродействия внешнего модуля МС недостаточно для синхронного обмена с МП за один такт, он может задержать момент перехода к такту ТЗ на целое число тактов TW. Для этого достаточно установить в 0 сигнал READY до момента его первой проверки и удерживать в этом состоянии то время, которое необходимо модулю для подготовки к обмену. В случае READY О МП из такта Т2 переходит в режим ожидания WAIT, о чем свидетельствует появление высокого уровня напряжения на линии WAIT. В данном режиме МП генерирует циклы TW ожидания сигнала READY и реализует асинхронный протокол обмена с внешними модулями МС. [8]
 |
Структурная схема драйвера, управляющего стойкой транзисторов.| Диаграммы входных и выходных сигналов драйвера. [9] |
Ген), управляющий транзисторами 71 и Т2, RS-триггер, управляющий выходом, находящимся под высоким напряжением. Две схемы защиты контролируют напряжение Vcc и не допускают появления напряжения пониженного уровня на любом из выходов. Тем самым предотвращается переход силовых транзисторов в активную область и возможный выход их из строя. Схема драйвера выполнена таким образом, что высокому логическому уровню сигнала на любом входе соответствует такой же уровень на его выходе. Поэтому поочередное включение транзисторов стойки требует обязательного инвертирования сигнала на одном из входов. Появление высокого уровня логического сигнала на входе отключения ( SD) приводит к тому, что запираются транзисторы управлемой стойки. Диаграммы сигналов на входах и выходах драйвера, а также на отключающем входе SD показаны на рис. 21.13. Диаграммы на рис. 21.13 показаны без временных задержек, времени фронта и спада импульсов. Типовое время задержки прохождения сигнала от любого входа к выходу не превышает 120 не, расхождение в поступлении сигналов на входы LO и НО не превышает 10 не. [10]
Страницы: 1