Прием - операнд
Cтраница 1
 |
Условное графическое обозначение К588ВР2.| Структурная схема К588ВР2. [1] |
Прием операндов, выполнение умножения и выдача результата выполняются микросхемой под управлением внешних сигналов синхронизации. [2]
В АУ для приема операндов имеются два регистра А и В. ОЗУ С, к-рый хранит адрес последней посланной в ОЗУ из АУ величины. Вызываемая для операции из ОЗУ величина поступает сначала в регистр А, если этот регистр занят к. Поступивший код операции всегда относится к текущим содержимым регистров А и В; результат операции всегда записывается в регистр В; при этом регистр А освобождается для следующего операнда. [3]
В АУ для приема операндов имеются два регистра А и В. ОЗУ С, к-рый хранит адрес последней посланной в ОЗУ из АУ величины. Вызываемая для операции из ОЗУ величина поступает сначала в регистр А; если этот регистр занят к. Поступивший код операции всегда относится к текущим содержимым регистров А и В, результат операции всегда записывается в регистр В; при этом регистр А освобождается для следующего операнда. [4]
Блок АР предназначен для приема операндов из блока центрального управления и подготовки их для суммирования. В состав блока АР входят четыре 64-разрядных регистра и 2 дополнительных 8-разрядных регистра. [5]
Блок АР предназначен для приема операндов из блока центрального управления и подготовки их для суммирования. В состав блока АР входят четыре 64-разрядных регистра и два дополнительных 8-разрядных регистра. [6]
Они составляют основу блока арифметических регистров, который в целом предназначен для приема операндов в АЛУ и подготовки их для выполнения над ними операции в БАС, а также для формирования и выдачи результатов из АЛУ. Помимо этого, в БАР непосредственно выполняются логические операции И, ИЛИ и Исключающее ИЛИ над операндами, имеющими фиксированные форматы, а также осуществляются необходимые сдвиги операндов. [7]
 |
Условное графическое обозначение КР1802ВР2. [8] |
Устройство управления У / 7 вырабатывает в определенной последовательности сигналы, необходимые для приема операндов и инициации операции, реализации алгоритмов умножения и деления, выдачи результатов по кодам операции чтения. [9]
Мультипроцессор ЕС-2665 ( рис. 8.3) содержит процессоры команд ПК1 и ПК2, устройства управления оперативной памятью УУ0П1 и УУ0П2, группу операционных блоков, образующих АЛУ. В процессорах команд ПК1 и ПК2 производятся выработка адресов, прием операндов, параллельная их выдача вместе с кодом операции в соответствующие операционные блоки АЛУ и, наконец, прием результатов из операционных блоков. [10]
По структуре АЛУ могут быть с непосредственными связями и с магистральной структурой. В АЛУ с непосредственными связями сумматор, схемы для выполнения логических операций и передачи информации соединены непосредственно с выходами соответствующих регистров. Поэтому прием операндов в АЛУ, получение результатов и выдача их из АЛУ всегда происходят из одних и тех же регистров. В АЛУ с магистральной структурой входы сумматора и схем, выполняющих логические операции, соединены с магистральными шинами, на которые с помощью коммутатора может быть передана информация с любого регистра АЛУ. При этом операнды, участвующие в операции, могут быть приняты из любых регистров и посланы в свою очередь в любой регистр. [11]
 |
Структурная схема микропрограммного устройства управления ( УУ процессором. [12] |
Небольшая группа кодов операций переносится из ОЗУ в ПЗУ, при этом операции расчленяются на микрооперации, состоящие из микрокоманд адресов и микрокоманд операций. Под воздействием синхроимпульсов УФА выдает код адреса соответствующей микрокоманды; код адреса зависит также от состояния решающих блоков АЛУ. Одна группа разрядов регистра РгВ ПЗУ представляет код очередной микрооперации, а другая - код адреса следующей микрокоманды; код микрооперации поступает на Дш для выработки управляющего сигнала УС, а код адреса переносится в УФА для подготовки следующей микрокоманды. Управляющие сигналы воздействуют на решающие блоки АЛУ, разрешая его регистрам прием операндов, подлежащих обработке. [13]
РЛ и РД последовательно вводятся очередные байты данных. Например, в операциях типа сложения в них поочередно поступают пары байт первого слагаемого. Для ускорения выполнения таких операций, как умножение, деление, желательно, чтобы большие части операндов одновременно располагались в регистрах процессора. Поэтому для размещения операндов в таких операциях, кроме РЛ и РД, дополнительно используются перечисленные выше адресные регистры. Например, перед умножением операндов с фиксированной запятой в регистрах РД, РФ, РЕ и РЛ размещается 32-разрядный множитель, при делении в регистрах РР, РИ, РТ и РЛ - делитель. Перед приемом операндов эти регистры очищаются. Информация, которая может понадобиться в дальнейших действиях по выполнению операции, отсылается в определенные ячейки МОП, образующие рабочую память РП. [14]
Страницы: 1