Cтраница 4
Совершенно аналогично производится выборка одного из 04 канал IB адресных распределителей АР-8 в третьем каскаде, на который поступают следующие три младших разряда адреса. Для связи с дискретными датчиками с меньшим числом двоичных разрядов используют четвертый каскад разветвления линии связи. Выборка соответствующего канала производится с помощью адресных распределителей АР-8, а переключения - по командам от коммута торя АК. [46]
Таким образом, если условиться, что номера входов соответствуют номерам разрядов адреса и подавать напряжения U0 только на входы, соответствующие тем разрядам адреса, где записана 1, то напряжение на выходе всегда окажется пропорциональным величине числа, являющегося кодом адреса. [47]
Основная информация по прерываниям, в том числе все возможные источники прерываний по соответствующим группам отражены в табл. 7.1. Буквами а в этой таблице отмечены разряды адреса устройства ввода-вывода, в - разряды полей R1 и R2 команды ОБРАЩЕНИЕ К СУПЕРВИЗОРУ, с - другие условия прерывания. [48]
В минимально укомплектованной системе подключение ГТИ и фиксаторов адреса производится в соответствии со схемой, приведенной на рис. 1.12. Два 8-разрядных фиксатора адреса обеспечивают запоминание 15 разрядов адреса, поскольку один из разрядов фиксаторов используется для демультиплексирования сигнала разрешения старшего байта шины ВНЕ. [49]
Назначение выводов: 1 - напряжение программирования; 2, 3, 4, 5, 6, 7, 8, 9, tO - входы 12, 7, 6, 5, 4, 3, 2, 1 и 0 разрядов адреса соответственно; 11, 12, 13, 15, 16, 17, 18, 19-входы-выходы 0, 1, 2, 3, 4, 5, 6, 7 разрядов данных соответственно; 14 - общий; 20 - сигнал разрешения обращения к микросхеме; 21, 23, 24, 25 - входы 10, 11, 9, 8 разрядов адреса соответственно; 22 - сигнал разрешения выдачи данных; 26 - сигнал разрешения стирания; 27-сигнал проверки программирования; 28 - напряжение питания. [50]
Назначение выводов: 1 - напряжение программирования; 2, 3, 4, 5, 6, 7, 8, 9, 10 - входы 12, 7, 6, 5, 4, 3, 2, 1 и 0 разрядов адреса соответственно; 11, 12, 13, 15, 16, 17, 18, 19-входы-выходы 0, 1, 2, 3, 4, 5, 6, 7 разрядов данных соответственно; 14 - общий; 20 - сигнал разрешения обращения к микросхеме; 21, 23, 24, 25 - входы 10, 11, 9, 8 разрядов адреса соответственно; 22-сигнал разрешения выдачи данных; 26 - сигнал разрешения стирания; 27-сигнал проверки программирования; 28 - напряжение питания. [51]
МБ - младшие 12 разрядов адреса1 МБ, начиная с которого расположен ( или будет расположен) массив; УЧ - условное число, разряды 27 - 36 которого содержат признаки режимов ( табл. 41), а в разрядах 25 и 26 записываются 13 и 14 - й разряды адреса МБ. [52]
Назначение выводов: 1 - напряжение программирования; 2, 3, 4, 5, 6, 7, 8, 9, tO - входы 12, 7, 6, 5, 4, 3, 2, 1 и 0 разрядов адреса соответственно; 11, 12, 13, 15, 16, 17, 18, 19-входы-выходы 0, 1, 2, 3, 4, 5, 6, 7 разрядов данных соответственно; 14 - общий; 20 - сигнал разрешения обращения к микросхеме; 21, 23, 24, 25 - входы 10, 11, 9, 8 разрядов адреса соответственно; 22 - сигнал разрешения выдачи данных; 26 - сигнал разрешения стирания; 27-сигнал проверки программирования; 28 - напряжение питания. [53]
Назначение выводов: 1 - напряжение программирования; 2, 3, 4, 5, 6, 7, 8, 9, 10 - входы 12, 7, 6, 5, 4, 3, 2, 1 и 0 разрядов адреса соответственно; 11, 12, 13, 15, 16, 17, 18, 19-входы-выходы 0, 1, 2, 3, 4, 5, 6, 7 разрядов данных соответственно; 14 - общий; 20 - сигнал разрешения обращения к микросхеме; 21, 23, 24, 25 - входы 10, 11, 9, 8 разрядов адреса соответственно; 22-сигнал разрешения выдачи данных; 26 - сигнал разрешения стирания; 27-сигнал проверки программирования; 28 - напряжение питания. [54]
Виртуальный адрес ( как и физический) имеет длину 24 разряда, причем поле номера сегмента занимает 8 или 4 старших разряда соответственно для сегментов размером 64 Кбайт и 1 Мбайт, поле номера байта занимает 11 или 12 младших разрядов для страниц размером 2048 и 4046 байт. Промежуточные разряды адреса занимает поле номера страниц, которое может иметь 4, 5, 8 или 9 разрядов в зависимости от размеров сегмента и страницы. [55]
С целью минимизации объема оборудования процессора использовано расщепление цикла ПЗУ микрокоманд, реализованного на БИС ( 1 - 4) при физической организации 2048X32, интерпретирующегося как массив в 1024X64 бит. Десять разрядов адреса ПЗУ генерирует БМУ, в качестве одиннадцатого, расщепляющего цикл разряда используется синхросерия ( 50), стробирующая прием первой половины кода микрокоманды. [56]