Многорежимный буферный регистр
Cтраница 1
 |
Структурная схема МБР К589ИР12 268. [1] |
Многорежимный буферный регистр ( МБР) ( рис. 5.44) содержит 8-разрядный информационный регистр, снабженный схемой управления и выходным буфером ( ВБ) с тремя состояниями. [2]
Микросхема представляет собой многорежимный буферный регистр и предназначена для подключения различных внешних устройств микропроцессорного вычислительного устройства с помощью единой магистрали данных. Осуществляет прием, хранение и выдачу машинного слова данных с разрядностью 8 бит и индикацию сигнала запроса внешнего устройства на захват магистрали данных. ИС состоит из 8 информационных D-триггеров, 8 выходных буферных устройств с тремя устойчивыми состояниями, отдельного D-триггера для формирования запросов на прерывание и гибкой схемы управления режимами работы регистра. [3]
Порт содержит адресуемый многорежимный буферный регистр ввода-вывода с логикой управления и выводами для подключения устройств ввода-вывода. Возможности перепрограммирования порта ограничены. [4]
Микросхема К589ИР12 - многорежимный буферный регистр ( МБР), является универсальным 8-разрядным регистром с выходами, имеющими три состояния. Он имеет встроенную логическую схему и независимый триггер для формирования запроса на прерывание центрального процессора. [5]
Эта шина подключается непосредственно к шине данных ( ШД) микропроцессора и через многорежимный буферный регистр ( МБР) типа К589ИР12 - к разрядам А8 - А15 адресной шины. [6]
Для увеличения нагрузочной способности магистралей используются специальные магистральные усилители на микросхемах средней степени интеграции, называемые обычно многорежимными буферными регистрами ( МБР), шинными драйверами ( ШД), или шинными формирователями. [7]
 |
Структурная схема БПП К589ИК. Н. [8] |
На рис. 5.51 показаны схема сопряжения микропроцессора с оперативной памятью с помощью регистра, в качестве которого использован многорежимный буферный регистр МБР, и временная диаграмма процессов. В момент tt завершается выполнение операции в АЛУ ЦПЭ и происходит прием результатов операции в регистры ОУ. С этого же момента могут осуществляться выдача содержимого регистра адреса РА ОУ на шину адреса и прием адреса в ОЗУ. Рассмотрим микропроцессорное устройство с конвейерным регистром. [9]
В состав МПК входят 9 интегральных модулей: центральный процессорный элемент, микропрограммное ЗУ на 1024 бита, схема ускоренного переноса, блок микропрограммного управления, многорежимный буферный регистр, блок приоритетного прерывания, многофункциональное синхронизирующее устройство, шинный формирователь и шинный формирователь с инверсией. Для всех модулей используется один номинал питания 5 В. [10]
Эта логическая схема вырабатывает системные управляющие сигналы ЧтЗУ, ЗпЗУ, ВВОД и ВЫВОД, которые используются для управления работой запоминающих и внешних устройств. Многорежимный буферный регистр ( МБР) используется для выдачи старшего байта адреса в режиме ПДП. В обычном режиме эта схема обеспечивает управление ОЗУ от микропроцессора, а в режиме ПДП - от контроллера ПДП. [11]
Клавиатура первого типа представляет собой функционально законченный автономный блок, на выходе которого формируются стандартный код для обмена с центральным процессором и импульс записи в порт ввода. Тип клавиши ( механическая или сенсорная) не влияет на структуру интерфейса, который выполняется по структурной схеме, показанной на рис. 4.2 а. При нажатии клавиши в интервале, свободном от дребезга, формируется стробгимпульс записи, код записывается в многорежимный буферный регистр МБР ( или программируемый параллельный интерфейс), на выходе которого появляется сигнал прерывания. В подпрограмме обслуживания прерывания микропроцессор считывает код из МБР, адресуясь к нему через адресный селектор; прерывание при этом сбрасывается. Формирование кода нажатой клавиши и защита от дребезга требуют аппаратных затрат. [12]
Микропроцессорная серия К589 является базой для построения быстродействующих микроЭВМ ( например, Надежда), контроллеров, а также всевозможных системных эмуляторов. Схемы этой серии выполнены по биполярной технологии с использованием диодов Шотки, время цикла составляет 85 не. Центральный процессорный элемент ( К589ИК02) содержит все схемы, позволяющие рассматривать его как двухбитовую секцию процессора вычислительной машины. Формирователь ускоренного переноса обеспечивает организацию переноса в 16-битовой центральной процессорной матрице. Устройство управления прерыванием, формирователи шин, многорежимные буферные регистры, входящие в микропроцессорный комплект, упрощают проектирование систем. [13]
Страницы: 1