Единичное состояние - триггер
Cтраница 3
 |
Электрическая схема статического триггера ( а и ее общепринятое на. [31] |
При насыщении транзистора Т2 обеспечивается самое малое напряжение на выходе триггера, что желательно для его нулевого состояния. В режиме, когда насыщен транзистор Т1 и работает в режиме отсечки Т2, выходное напряжение ывых является самым большим. Такие состояния транзисторов желательны для единичного состояния триггера. Понятно, что насыщения одного транзистора и закрытого состояния другого можно добиться лишь при определенных, правильно выбранных параметрах схемы. [32]
Для ограничения распространения ошибок прерывание сопровождается блокировкой синхронизации в пределах одного-двух тактов после установки в единичное состояние триггера регистра ошибок РОШ. В модели ЕС-1050 сначала через полтакта в пределах рамы стойки блокируется та синхросерия, по которой сигнал ошибки зафиксировался в РОШ. Затем через такт после установки в единичное состояние триггера РОШ в пределах той же рамы блокируется другая серия синхронизации. Серии синхронизации других рам, в которых смонтировано оборудование процессора, блокируются через полтора-два такта после фиксации сигнала ошибки. [33]
 |
Сумматор со сквозным переносом. [34] |
Работа сумматора синхронизируется набором управляющих тактовых импульсов. В качестве элементов задержки применяют триггеры или потенциально-импульсные элементы. В данной схеме за 1 на прямом выходе принято единичное состояние триггера. Схема работает в импульсно-потенциальном режиме. Для управления вводом слагаемого а используется импульс С1, слагаемого b - С2, для установки нуля - импульс УО, для резрешения сквозного переноса - СЗ. Линию параллельного переноса образуют схемы &, работающие по сигналам с прямого выхода триггеров. [35]
 |
Схема управления передачей данных между буфером данных и оперативной памятью. [36] |
ОП, по которому информация из регистров РН и РЗ записывается в оперативную память по адресу, находящемуся в адресном регистре МН. По установленному триггеру ТЛ вырабатывается управляющий признак модификации адреса данных и счетчика байт канала МАСЧ. Адрес данных модифицируется на - - 2 импульсом ГИ4 при единичном состоянии триггера ТМ2 и нулевом состоянии триггера ТОСЧТ. [37]
По стробирующему сигналу ПРИНЯТЬ КОМАНДУ, сопровождающему команду из УСК, она дешифрируется дешифратором команд. Сигналом с соответствующего выхода дешифратора возбуждается один из триггеров режима регистра команд. Переход адаптера, как и всего звена данных, из состояния управления, при котором возможно выполнение процедуры установления соединения, в режим передачи данных сопровождается установкой в узле управления в единичное состояние триггера, выдающего сигнал ТЕКСТ. [38]
Умножение в данном цикле производится на отрицательную величину - 01, что выполняется путем вычитания множимого из накопленной суммы частных произведений с последующим сдвигом уменьшенной таким образом суммы на два разряда право. Величина же 100 ( четыре) учитывается как дополнительная единица к младшему разряду следующей анализируемой пары. Для обеспечения этого, при обнаружении комбинации 11, в единичное состояние устанавливается специальный триггер, определяющий вариант способа расшифровки следующей пары. Единичное состояние триггера указывает на необходимость учета недостатка, возникшего при умножении на предыдущую пару разрядов. Если при этом следующие два разряда преобразуются к виду 100, то происходит умножение на нулевую пару, а единица продолжает храниться в триггере варианта ( ТВАР) и учитывается при анализе последующей пары разрядов. [39]
Регистр РБД служит для хранения информации, отражающей состояние различных блоков машины. Так, единичное состояние триггера нулевого разряда РБД указывает на наличие запроса на микропрограммную приостановку от одного из каналов, нулевое - на работу процессора. Единичное состояние триггера 1-го разряда РБД указывает на выполнение процессором последовательности действий по загрузке начальной программы. Единичное состояние триггера 2-го разряда РБД указывает на то, что процессор находится в ждущем состоянии. Управляется этот триггер микропрограммно, а его состояние определяется 14 - м разрядом текущего слова состояния программы. [40]
 |
Функциональная схема ЯД.| Функциональная схема ЯП. [41] |
При снятии сигнала со входа триггера схема сохраняет предыдущее состояние. Одновременная подача сигналов на оба входа недопустима, так как приводит к неопределенному состоянию схемы. На лицевой панели ячейки расположены светодиодные индикаторы, сигнализирующие о состоянии элементов памяти. Горящий светодиод свидетельствует об единичном состоянии триггера, выдаваемом на выходной контакт разъема ячейки в виде замыкания нормально разомкнутого контакта реле. [42]
Часто ИС триггеров имеют только один вывод для установочного сигнала. Обычно это инверсный R-вход, а внутри ИС на другом установочном S-входе задается единичное значение. Тогда, подав на R-вход сигнал логического нуля, установим триггер ИС в исходное нулевое состояние. Бывают ИС, в которых исходным является единичное состояние триггеров. [43]
ЗАПИСЬ ОП, по которому информация, принятая в регистры РН и РЗ, записывается в оперативную память по адресу, находящемуся в адресном регистре МН. Содержимое регистров РН и РЗ передается в регистры РФЗ ( РФЗ: РН) и РФ4 ( РФ4: РЗ) соответственно. По установленному триггеру ТЛ вырабатывается управляющий признак модификации адреса данных и счетчика байт МАСЧ, по которому импульсом ГИ4 модифицируется адрес данных канала на 2 при единичном состоянии триггера ТМ2 и нулевом состоянии триггера ТО ЧТ. [44]
 |
Схема десятичного блока деления. [45] |
Страницы: 1 2 3 4