Четырехразрядный сумматор
Cтраница 1
Четырехразрядные сумматоры 155ИМЗ и 561ИМ1 построены по схеме, показанной на рис. 6.97, за исключением логики формирования переноса с. На рис. 6.99 показана схема 12-разрядного параллельного двоичного сумматора с последовательными внутренним ( внутри ИС) и внешним переносами. Данный сумматор может быть использован и для вычитания 12-разрядных двоичных чисел, если они представлены в дополнительном коде. [1]
Четырехразрядный сумматор построен по схеме группового сумматора ( см. гл. [2]
Микросхема представляет собой полный четырехразрядный сумматор со сквозным переносом. [3]
Микросхемы представляют собой полный четырехразрядный сумматор со сквозным переносом. [4]
 |
Структурная схема множительного устройства. [5] |
С помощью четырехразрядных сумматоров СМ2 и СМ4 образуются значения с 8-го по 11 - й разряд. Старшие разряды ЯЗУ4 образуют с 12-го по 15 - й разряды произведения. В данном случае пятый сумматор используется неэффективно, что, однако, не способствует унификации применяемых узлов. [6]
Структурная схема четырехразрядного сумматора с одновременным формированием переносов приведена на рис. 2.102. Такой сумматор представляет собой трехступенчатую комбинационную схему. [7]
 |
Четырехразрядный сумматор с параллельным переносом. [8] |
На рис. 19.29 приведена блок-схема четырехразрядного сумматора со схемой ускоренного ( параллельного) переноса. [9]
Проследим процесс сложения двух чисел на четырехразрядном сумматоре параллельного действия по рис. 10.11. Сумматор состоит из двух групп последовательно включенных полусумматоров См1 - См. Положительные числа поступают из ОЗУ в приемные регистры АЛУ в прямом коде, отрицательные - в дополнительном коде. [10]
Распознать третий и четвертый случаи несколько сложнее, так как для этого нужна схема, фиксирующая близость абсолютных величин остатка и делителя. Такой схемой может быть, например, четырехразрядный сумматор, на вход которого поступают прямой код Y и прямой или обратный код остатка. Однако без существенного снижения быстродействия можно не фиксировать третий и четвертый случаи. Y, то это означает, что в одном из предыдущих тактов осуществлялась операция сложения отрицательного остатка R / с Y, в результате чего образовался большой положительный остаток. Но в этом случае R / должен иметь группу единиц в старших разрядах и, следовательно, должен быть зафиксирован второй случай. Правда, при сдвигах по нулям остатка ( при быстром получении группы нулей частного) указанный случай все же может возникнуть, однако вероятность этого мала. [11]
На четырех младших разрядах ПЗУг возникают сигналы, соответствующие произведению перемножаемых чисел. Старшие разряды ( с четвертого по седьмой) должны складываться с соответствующими разрядами частичных произведений. Поэтому они заводятся на схему четырехразрядного сумматора СМг. Выходы ЯЗУ2 и ЯЗУ3 соответствуют разрядам с 4-го по 7 - й и с 8-го по 11 - й произведения, причем эти же разряды участвуют в формировании значения старших разрядов ПЗУ Все эти группы разрядов ЯЗУг ч - ПЗУ3 объединяют с помощью сумматоров СМг и СМ3, в результате чего возникают соответствующие с 4-го по 7 - й разряды произведения. [12]
В этом случае символы 0 и 1 являются числами 0 и 1, поэтому такие К. С могут быть реализованы с помощью двоичных сумматоров. Так как все входные переменные имеют одинаковый вес - 1, то для их сложения с целью последующего сравнения с порогом k требуются одноразрядные двоичные сумматоры. Чаще всего в сериях микросхем выпускаются четырехразрядные сумматоры, использование которых в качестве одноразрядных сумматоров неэффективно. [13]
Далее по отдельности загружаются регистры А и В. Нажимается клавиша с нужной цифрой на клавиатуре с одновременной подачей одного тактового импульса на вход CLK. Двоичное число, которое загружено в регистр А, появляется на индикаторе А. Для загрузки регистра В на входе Загрузка Б устанавливается 1, а на входе Загрузка А-0. Четырехразрядный сумматор 7483 мгновенно складывает оба числа, и сумма сразу появляется на выходном цифровом индикаторе. [14]
Страницы: 1