Полный одноразрядный сумматор

Cтраница 2

Схема одноразрядного сумматора на МДПДТ-ИС. [16]

По сравнению со схемой ИЛИ-ИЛИ-НЕ на МДП-ИС р-типа ( рис. 1.36) схемы на МДПДТН-ИС ( рис. 1.44, а, б) содержат на два МДП-транзистора меньше и имеют в два раза меньшую потребляемую мощность и задержку за счет исключения второго логического каскада. Построение полного одноразрядного сумматора на МДПДТН-ИС по схеме сумматора, выполненного на МДП-ИС р-типа ( рис. 1.38), позволяет получить более экономичную схему. В схеме сумматора на рис. 1.45 исключен один инвертирующий каскад, что уменьшает мощность и повышает быстродействие. [17]

Процесс суммирования двух разрядов слагаемых и переноса из соседнего разряда в одноразрядной суммирующей схеме разбивается на две аналогичные элементарные операции: суммирование двух разрядов слагаемых и суммирование с полученным результатом единицы переноса. Таким образом, схема полного одноразрядного сумматора может быть построена из двух полусумматоров, вырабатывающих сигналы суммы и переноса ( в следующий разряд), но производящих суммирование только двух аргументов. [18]

С регистров RG данные поступают на суммирующую матрицу SM, состоящую из четырех ступеней суммирования. В состав первых двух ступеней входят полные одноразрядные сумматоры. [19]

Структурная схема полусумматора. [20]

Схема, реализующая логические функции ( ui bi, fti-bi), называется полусумматором. Структурная схема и условное обозначение полусумматора показаны на рис. 10.5. Полный одноразрядный сумматор состоит из двух полусумматоров и схемы ИЛИ. Полный двоичный одноразрядный сумматор показан на рис. 10.6. Он состоит из двух полусумматоров и схемы ИЛИ. [21]

Рассмотрим более показательный пример - реализацию умножения. Независимо от способа реализации умножение двух чисел, представленных в двоичном коде, требует использования пх ( щ - 1) полных одноразрядных сумматоров, где тип - число разрядов сомножителей. Устройства этого класса способны выполнять умножения за один такт работы схемы. [22]

При большом числе разрядов слагаемых затраты на оборудование сумматора с параллельным переносом настолько велики, что в чистом виде он практически не применяется. Этот принцип формирования сигнала переноса используется в сумматорах с групповым переносом. В этом случае полные одноразрядные сумматоры объединяются в группы. Внутри группы перенос, как правило, параллельный, а между группами может быть как последовательный, так и параллельный. Сигнал переноса, поступающий на вход младшего разряда группы, при наличии условий распространения переноса во всех разрядах данной группы передается на вход младшего разряда соседней, более старшей группы. [23]

Функциональная схема полусумматора ( а и его условное обозначение ( б. [24]

Процесс суммирования двух разрядов слагаемых и переноса из соседнего разряда в одноразрядной суммирующей схеме разбивается на две аналогичные элементарные операции: суммирование двух разрядов слагаемых и суммирование с полученным результатом единицы переноса. Обе эти операции выполняются двумя одинаковыми схемами, которые называются полусумматорами. Таким образом, схема полного одноразрядного сумматора может быть построена из двух полусумматоров, вырабатывающих сигналы суммы и переноса ( в следующий разряд), но производящих суммирование только двух аргументов. [25]

Элементы пневмоники, используемые при сложении, вычитании, умножении и делении двоичных чисел. Рассмотрим структурную схему комбинационного сумматора, представленную на рис. 4.1, а. Сумматор состоит из однотипных ячеек, каждая из которых очерчена на рисунке штрих-пунктирными линиями. Число этих ячеек п определяется количеством разрядов у складываемых двоичных чисел. Для выполнения данной операции нужны четыре ячейки по типу показанных на рис. 4.1, а, так как наибольшее число разрядов ( у второго из суммируемых чисел) равно четырем. Каждая из ячеек представляет собой так называемый полный одноразрядный сумматор. [26]

Страницы: 1 2