Адрес - регистр
Cтраница 4
Гнезда 17 - 5 / 3 - 12 представляют собой адреса регистров для передачи чисел во время вычислений. Эти гнезда коммутируются с гнездами программных ступеней. [46]
Описание: Выполняет нормализующую итерацию операнда приемника D, модифицирует адрес регистра Rn на основе результата итерации и сохраняет результат в аккумуляторе приемника. [47]
Затем по шинам шз2, оупг2 на переключатель СЮ-С12 записывается адрес нужного регистра спецматрицы, а по обмоткам доа1 импульсами с выходов УВ процессора ( канал, образуемый ключом КЗ) на сердечники формирователей 775 - Т17 записывается вводимое в регистр число. [48]
PDC включает в себя программную логику для декодирования, генератор адреса регистра, механизм выполнения циклов, механизм выполнения повторений, генератор ко-дов условий, механизм выполнения прерываний, регистр-защелку инструкций и его ко-пию. PDC декодирует 24-битную инструкцию, загруженную в регистр-защелку и вырабатывает все сигналы, необходимые для управления конвейером. Копия регистра-защелки инструкций оптимизирует выполнение инструкций повторения и перехода. [49]
Запоминающие контуры реле дешифратора в зависимости от цифры или символа адреса регистра АСП переключаются в рабочее состояние. В свою очередь с выхода Rl - R8 запоминающих контуров сигналы L поступают соответственно на входы схем К250, К246, К247 и К ЮЗ. [50]
В таблице приняты, следующие обозначения: Rl, R2 - адреса регистров, D2 ( Х2) - - ( В2) - адрес памяти, () - содержимое регистра или памяти, - указывает куда помещается результат операции. [51]
В этой команде поле MI ( маска перехода) не является адресом регистра. Четыре разряда маски соответствуют четырем возможным значениям признака результата и определяют условие перехода. [52]
 |
Схема формирования относительного адреса. [53] |
После чтения адреса очередной команды в процессоре дешифраторы ДШ1 и ДШ2 расшифровывают адреса регистров, где хранятся индекс и базовый. Информация из 1 - й / 7i линии поступает в сумматор СМ1, куда одновременно приходит код смещения. Далее выход этого сумматора, представляющий собой сумму базового адреса и кода смещения, поступает на сумматор СМ2, где к нему добавляется по Лг код индекса из выбранного регистра РОН. [54]
Это разновидность прямой адресации, когда операнд находится в регистре, а адрес регистра является частью команды. [55]
Здесь Р и Q представляют фиктивные адреса памяти, a R - фиктивный адрес регистра. [56]
Страницы: 1 2 3 4