Cтраница 1
Двоичный триггер ВВ2 на два входа, находящийся нормально в положении покоя. С момента получения первой цифры S 1 ( пуск) триггер переходит в рабочее положение, вызывая, таким образом, сброс распределителя на нуль. Он возвращается в свое положение покоя, когда единичное состояние ( 1) на последнем выходе Fin dist. [1]
Двоичный триггер ВВА с одним входом, который делит на два частоту сигналов старт-стопного генератора и образует на своем выходе ( 0) тактовые сигналы ( Н), управляющие движением распределителя знаков ( см. фиг. [2]
Двоичный триггер ВВА, управляющий движением вперед распределителя каждый раз, когда на его выходе ( 1) появляется импульс положительного напряжения. Кроме того, этот триггер управляет стиранием содержимого триггера входа запоминающего регистра в момент, когда его выход ( 0) в свою очередь выдает импульс положительного напряжения, или с задержкой на половину элементарного промежутка времени; при этом предполагается, что продолжительность Т этого элементарного промежутка времени равна продолжительности элементарного сигнала ( S), выдаваемого выходом ( 0) элемента формирователя MF, который следует за приемником тональной телеграфии. [3]
К четырем двоичным триггерам добавляются две схемы И с инверсией. [4]
Между двумя двоичными триггерами, в которых записаны соответственно Ап и Вп, помещаются две группы схем, вырабатывающих соответственно: правая - цифру, представляющую арифметическую сумму Ап В Rn - ( mod 2), где Rn - - перенос из ближайшего младшего разряда, а левая - перенос Rn, который должен быть передан в ближайший старший разряд. Выработка общей суммы в регистре происходит в следующем порядке. Количество, которое нужно прибавить к цифре Ап в двоичном триггере суммирующего регистра, равно арифметической сумме Вп Rn-i ( mod 2) без учета переноса. [5]
Следует отметить наличие двоичного триггера ВВ с двумя входами. Этот триггер играет роль блокировочного устройства. Действительно, импульс управления переводит его сначала в рабочее положение, подготовляя тем самым цепь клапана PI для передачи к клапанам PZ и Р3 импульса, который будет выдан схемой совпадения, когда искомый адрес будет выбран. Сигнал, выданный в этот момент триггером, используется для новой блокировки клапана Р с небольшой задержкой, полученной при прохождении схемы задержки, и предназначается для учета времени переключения схем записи и считывания. [6]
Кольцо распределителя образуется семью двоичными триггерами от ВВ6 до ВВ0 на два входа. [7]
Он состоит из одного двоичного триггера ВВТ, единственный вход которого связан с выходом ( а) пересчетной схемы и который по этой причине изменяет свое состояние, как только пересчетная схема сосчитала восемь последовательных тактовых импульсов. Его сброс на нуль происходит в тот же момент времени, что и сброс триггеров пересчетной схемы. Когда возникает такой случай, сброс на нуль пересчетной схемы переводит цифру на ее выходе ( а) из 1 в 0 точно так же, как это происходит, когда пересчетная схема сосчитала восемь импульсов. [8]
Каждый запоминающий элемент образуется двоичным триггером на три входа. [9]
Она образуется каскадным соединением трех двоичных триггеров. [10]
Использованная в этом случае схема образует двоичный триггер, вход которого попеременно направляет на базу одного транзистора положительные и отрицательные импульсы, полученные при дифференцировании восстанавливаемых сигналов с искаженной прямоуголь - е ностью. [11]
Его работа состоит в следующем: двоичные триггеры ВВ сдвигающего блока сбрасываются предварительно на нуль подачей положительного импульса на цепь / сброса на нуль. В зависимости от состояния ( 0) или ( 1), в котором находится анализируемый триггер, схема И сдвигающего блока, отделяющая триггер того же разряда этого блока от анализируемого триггера регистра, не выдает импульса, или, наоборот, направляет положительный импульс к цепи движения триггера сдвигающего блока, который показывает, таким образом, содержимое анализируемого разряда регистра. [12]
В верхней части фигуры расположены шесть двоичных триггеров, играющих роль накапливающих счетчиков по модулю 2 для цифр в каждом из шести разрядов, появляющихся в течение последовательных фаз операции. [13]
Именно этот сигнал используется для переброса двоичного триггера ближайшего младшего разряда накопителя либо в состояние 0, либо в состояние 1, если он в них уже не находится. Таким путем получают в каждом разряде двоичную сумму без переноса цифр, содержащихся в триггерах этого разряда, и ее перевод в триггер ближайшего младшего разряда накапливающего счетчика. [14]
Пересчетная схема на N, образованная соединением двоичных триггеров и цепей обратной связи. [15]