Cтраница 4
Контроллер прямого доступа к памяти DMA является встроенным в кристалл устройством, которое поддерживает передачу данных между внутренней / внешней памятью и / или внутренними / внешними устройствами ввода / вывода или любой другой комбинацией устройств без вмешательства самой программы. Из-за того, что DMA имеет отдельные шины адреса и данных и свою часть внутренней памяти, достигается высокий уровень независимости DMA от ядра, поскольку операции DMA не влияют на его работу. Контроллер DMA имеет шесть каналов, каждый из которых имеет свою собственную установку регистров. [46]
При написании программы программист определяет адреса по отношению к этому базовому адресу. В длинных программах может понадобиться два или больше регистров базы. Поскольку команда BALR иногда используется для связи подпрограмм, а не для установки регистров базы, ассемблер не имеет способа определить, какие регистры являются базовыми и каково их содержимое. При желании программист может вообще в каждом операнде указывать свой регистр базы, но при этом возникает очень много писанины. [47]
Регистр состоит из восьми триггеров D-типа с соответствующими схемами управления и восьми выходных буферов, имеющих на выходе состояние Выключено. Запись информации, поступающей на входы DO - D7, осуществляется по положительному фронту тактового сигнала CLK. Установка регистра в состояние О производится подачей на вход RESET сигнала низкого уровня независимо от состояния других входов микросхемы. Хранение и регенерация информации осуществляются при наличии на входе EWR сигнала высокого уровня. Записанная информация через выходные буферы передается на выводы DYO - DY7 при наличии на входе EDY Разрешение выходов DY сигнала низкого уровня. Перевод выводов DYO - DY7 в состоянии Выключено не изменяет записанной информации и осуществляется подачей на вход EDY сигнала высокого уровня. [48]
На рис. 3.22, а сдвигающий ( последовательный) регистр построен на D-триггерах с динамическим синхронизирующим входом, соединенных последовательно так, что сигнал ( Qi) с выхода триггера старшего разряда регистра поступает на информационный вход D; j триггера последующего младшего разряда регистра. Все триггеры управляются общим входом синхронизации. Такое соединение D-тригге-ров обеспечивает сдвиг в регистре информации вправо, если управление сдвигом осуществлять синхронизирующими сигналами, называемыми управляющими сигналами сдвига вправо - СдвПр. Установка регистра в состояние 0000 производится управляющим сигналом Уст. [49]
При появлении команды записи по некоторому адресу он последовательно сравнивается с нижним z и верхним / регистрами. Если требуемый адрес находится за пределами сегмента [ i, j ], то возникает прерывание и после установления его причины управление передается специальной подпрограмме, обрабатывающей нарушения защиты памяти. Установку регистров i, j при работе ЭВМ в режиме разделения времени производит супер-вайзер. [50]
Далее выполняются тесты диагностики комбинационных схем процессора, расположенных между запоминающими элементами процессора, проверенными ранее. Эти тесты позволяют локализовать неисправность с точностью от одного до трех ТЭЗ и монтажных связей между ними. Тесты комбинационных схем выполняются в следующей последовательности. Вначале с помощью микропрограммы установки производится установка регистра процессора, расположенного на входе проверяемой комбинационной схемы, в состояние, определяемое заданным кодом. Затем выполняется микрооперация приема выходного сигнала комбинационной схемы на регистр, расположенный на ее выходе. Далее производится опрос этого регистра и его состояние сравнивается с эталонным. При обнаружении неисправности индицируется номер теста, локализующего неисправность. По номеру теста в документации определяется конкретная неисправность. Тесты диагностики комбинационных схем построены таким образом, что номер каждого следующего теста в последовательности зависит от исхода предыдущего. [51]