Цикл - считывание
Cтраница 4
Накопитель микрокоманд при физической организации в 256X20 бит интерпретируется как массив размерностью 128X40 бит за счет расщепления цикла считывания синхросе-рией So, использующей в качестве младшего разряда адреса. Несколько разрядов микрокоманды заносится в регистр микрокоманд ( РМК) и используется для управления в качестве статических сигналов. Остальные запоминаются на встроенных в БИС ЦПЭ, БМУ и КС конвейерных регистрах. [46]
Ниже приводится участок программы, использующий команду ФАД 8 для запоминания в РП9 адреса дисковода, дорожки и сектора после каждого цикла считывания сектора из ГМД и в РПц после каждого цикла записи сектора в ГМД. [47]
Допускается работа при 42 пФ Сн 900 пФ, при этом нормы на параметры время выборки, время выборки разрешения, время цикла считывания не гарантируются. [48]
Допускается работа при 42 пФ Си 900 пФ, при этом нормы на параметры время выборки, время выборки разрешения, время цикла считывания не гарантируются. [49]
Ждущие мультивибраторы UV6, UV7 ( 4В) а триггеры F9, F23 ( 5В) с соответствующими инверторами составляют схему синхронизации циклов считывания и записи информации. В зависимости от заданного режима работы на выходах элементов схемы синхронизации для каждого разряда формируются сигналы одного или двух циклов считывания-записи. [50]
 |
Ячейка ОЗУ с матричной организацией. [51] |
Недостатком схемы считывания является появление перекрестной помехи на разрядной шине при поступлении импульса выборки по шине Sx, в результате чего время цикла считывания увеличивается. [52]
Допускается работа при 45 пФ С 600 пФ, при этом нормы на время выборки адреса, время выборки сигнала выбора микросхемы, время цикла считывания не гарантируются. [53]
В устройстве предусмотрены контроль считанной информации на несуществующую комбинацию пробивок, контроль работоспособности каналов считывания и каналов синхронизации перед подачей перфокарты в тракт считывания; контроль на замятие, неподачу пли двойную подачу перфокарт; контроль цепей синхронизации по окончании цикла считывания информации с перфокарты. [54]
 |
ТТЛ-схема разрядного дифференциального УС для накопителя на ТОЭ-ЭП с диодными связями. [55] |
Схема усилителя считывания для ячеек памяти с диодными связями показана на рис. 7.8. Основной частью такого усилителя является триггер, образованный транзисторами Т2 и Т2, диодами Д2 и Д2 и резисторами К. Перед началом цикла считывания транзистор ТЗ включается сигналом ВК и триггер переходит в рабочее состояние. Хорошо сбалансированный триггер позволяет считывать сигнал, представляющий собой разность потенциалов между его входами, не превышающий фг. Рассмотрим работу схемы при считывании информации. [56]
Выполнение циклов считывания-записи в 3 - м разряде происходит в последовательности, аналогичной циклам считывания-записи 2-го разряда. Во время цикла считывания цифра 6 ( ОНО) из 3-го разряда регистра UE перезаписывается в тетраду триггеров А сумматора. [57]
Положение счетчика Z соответствует записи цифры 2 ( 0010) и управлению вторым разрядом регистра MR. Во время цикла считывания цифра из 2-го разряда регистра MR перезаписывается в тетраду А. [58]
Импульс VLS 11-го разряда через схему К235 переключает счетчик Z для управления 12 - м разрядом. Во время цикла считывания последняя цифра произведения из 12-го разряда регистра АСО перезаписывается в тетраду А. Во время цикла записи метка М2 из тетрады Е перезаписывается в 12 - й разряд регистра АСО. [59]
Страницы: 1 2 3 4