Командный цикл

Cтраница 2

Каждый AAU может обновлять один адресный регистр за один командный цикл. Адресный арифметический блок может быть использован как арифметический блок общего назначения, поддерживающий набор адресных арифметических команд. [16]

Каждый AAU может обновить содержимое одного адресного регистра за один командный цикл. Этот регистр управления используется для определения режима адресации регистров Rn: линейного, реверсивного переноса или модульного. [17]

Запросы на прерывания могут быть приняты к обслуживанию в конце каждого командного цикла, за исключением исполнения RETI или команды с любым видом доступа к регистрам IE и IP. Данное исключение гарантирует выполнение хотя бы еще одной инструкции после команд обращения к IE или IP и RETI, прежде чем возникнет новое прерывание программы. [18]

Каждое АЛУ адресов может модифицировать один регистр адреса в течение одного командного цикла. Содержимое регистра модификации определяет тип арифметики для модификации адреса. Величина модификатора декодируется в АЛУ адресов. [19]

Схема синхронизации МК обеспечивает формирование сигналов синхронизации, необходимых для выполнения командных циклов центрального процессора, а также обмена информацией по внутренней магистрали. В зависимости от исполнения центрального процессора командный цикл может включать в себя от одного до нескольких ( 4 - 6) тактов синхронизации. Схема синхронизации формирует также метки времени, необходимые для работы таймеров МК. В состав схемы синхронизации входят делители частоты, которые формируют необходимые последовательности синхросигналов. [20]

В конце сдвига в регист-ре F вырабатывается высокий уровень напряжения, который включает командный цикл для подготовки выполнения микрооперации МЗ. [21]

Основными устройствами, работающими в микропрограммном режиме, являются устройство синхронизации и счетчик командного цикла. [22]

Достоинство первых заключается в том, что для них требуется меньше основной памяти и командных циклов, а структуры могут быть специально разработаны для обеспечения максимальной производительности и минимального времени ответа. Действительно, независимость данных кажется излишней для многих систем реального времени, от которых требуется обеспечение времени ответа около 2 с. Но такие системы связывают разработчиков прикладных программ по рукам и ногам. Часто при длительной эксплуатации этих систем стоимость их обслуживания значительно превышает затраты на первоначальную разработку. [23]

Организация и адресация памяти. [24]

Стираемые программируемые ПЗУ ( edge-triggered devices) стробируются через линию STR в определенный период командного цикла. [25]

Структурная схема кэш-памяти команд. [26]

За счет наличия двух ограничителей можно независимо ограничивать операнды размером в двойное слово в одном и том же командном цикле. [27]

Обработка запроса прерывания осуществляется при выполнении следующих условий: разряд 1 регистра EN установлен в 1; сигнал запроса прерывания удерживается на время не менее двух командных циклов; закончено выполнение текущей команды. [28]

Процессор, в котором с целью исключения потерь процессорного времени используются конвейерные схемы, посредством которых реализуется одновременное выполнение различных действий, относящихся к последовательности команд или командных циклов. [29]

Разрядность микроконтроллеров или микрокомпьютеров - это длина каждого слова ( т.е. 8, 16, или 32 бита), которую арифметический логический блок может отработать в простом микро командном цикле. [30]

Страницы: 1 2 3 4