Время - выполнение - операция - умножение
Cтраница 2
 |
Структура МПС с фон-неймановской архитектурой. [16] |
Во-вторых, оценка производительности МК по скорости пересылки регистр-регистр не учитывает особенностей конкретного реализуемого алгоритма управления. Так, при разработке быстродействующих устройств автоматизированного управления основное внимание следует уделять времени выполнения операций умножения и деления при реализации уравнений различных передаточных функций. А при реализации пульта дистанционного управления бытовой техникой следует оценивать время выполнения логических функций, которые используются при опросе клавиатуры и генерации последовательной кодовой посылки управления. Поэтому в критических ситуациях, требующих высокого быстродействия, следует оценивать производительность на множестве тех операций, которые преимущественно используются в алгоритме управления и имеют ограничения по времени выполнения. [17]
АЛУ введен специ-i альный блок умножения ( АКС) с одновремен -; мм анализом 12 разрядов множителя. Для юлучения произведения использованы сумма-горы ( без приведения переносов), а окончательное формирование результата проводится j АЛУ. Время выполнения операций умножения при этом повышается в 2 - 2 5 раза ( см. габл. [18]
Существуют различные методы сокращения времени выполнения умножения. Один из них состоит в том, что создаются комбинационные множительные устройства из логических быстродействующих элементов. Время выполнения операции умножения в таком устройстве определяется в основном переходными процессами в логических схемах. Количество оборудования в таком множительном устройстве резко растет с увеличением числа разрядов. Другим методом сокращения времени умножения явля - ется одновременное умножение на несколько разрядов множителя, что можно осуществить в множительных устройствах как с последовательным, так и с параллельным сумматором. [19]
Специализация универсальных микропроцессоров на обработку изображений производится путем разработки соответствующего программного обеспечения. Умножение выполняется за время порядка нескольких миллисекунд, что позволяет использовать такие микропроцессоры для обработки сигналов с частотой дискретизации не более 100 Гц. С другой стороны, в современных 16 - и 32-разрядных универсальных микроЭВМ часто удается уменьшить время выполнения операции умножения до 10 икс и менее. [20]
Следует иметь в виду, что участки программы, описывающие операцию умножения ( или подпрограмма умножения), должны быть построены так, чтобы время их исполнения не зависело от выбора ветви программы при выполнении команд условного перехода. Выполнение этого условия, необходимое для того, чтобы время исполнения цикла обработки было бы постоянно, требует включения в программу команд холостой операции. Это приводит к тому, что наличие в разрядах множителя нулей не приводит к уменьшению времени выполнения операции умножения. Этот недостаток в случае, когда не предполагается варьирование значений коэффициентов а, аъ а2, Ь, Ьг, можно устранить, используя следующий прием умножения. [21]
 |
Дерево сумматоров операционного блока умножения с параллельным вводом разрядов и параллельным сложением частичных произведений. [22] |
Для уменьшения времени выполнения операций умножения необходимо сократить время выполнения операций сдвига и сложения. Для этих целей используют как логические, так и аппаратурные методы ускорения операции умножения. Наиболее эффективным логическим методом ускорения умножения представляется метод умножения сразу на несколько ( 2 - 4) соседних разрядов множителя. В этом случае при незначительном увеличении оборудования время выполнения операции умножения двух га-разрядных чисел значительно уменьшается за счет сокращения времени операций сдвига. [23]
На первом такте осуществляется запись исходных данных, на втором - умножение, на третьем и четвертом - сложение, на пятом - запись результата БО в ОЗУ. Анализ данных табл. 2.4 позволяет построить различные структурные варианты АУ. При таком построении цикл вычисления БО равен длительности одного такта. В конвейерных вычислителях длительность такта определяется наибольшим временем вычисления последовательности операций. В рассматриваемом случае это, очевидно, будет время выполнения операции умножения. Итак, если 1цТдОП то принципиально возможна реализация АУ с требуемым быстродействием. [24]
 |
Логический блок АЛУ. [25] |
Время выполнения операций в АЛУ является важной характеристикой, определяющей функциональные возможности машины в целом. На практике применяют два основных метода ускорения выполнения операций: аппаратурный и логический. В первом случае сокращение затрат времени на выполнение операций достигается использованием более быстродействующих элементов, а также за счет некоторого усложнения аппаратурной реализации отдельных блоков, в результате которого уменьшается число микроопераций для выполнения данной операции. В частности, в сумматорах АЛУ широко используют дополнительные схемы, обеспечивающие, например, сквозной или групповой перенос. Это, как уже отмечалось, сокращает время суммирования ( вычитания) и - следовательно, время выполнения операций умножения и деления. [26]
Сокращение времени умножения можно получить, применяя схемы для запоминания переносов с последующим суммированием их с частным произведением. Этот ме-тод требует для реализации увеличения оборудования и усложнения логической схемы арифметического устройства. В тех случаях, когда применяется сумматор с последовательным переносом, целесообразно ввести групповые переносы, с целью уменьшения времени. При этом частота посылки множимого в сумматор выбирается не из максимального времени переноса по всем разрядам, а из максимального времени переноса на число разрядов в группе. В конце каждой группы имеется элемент для запоминания единиц переноса. Этот метод требует небольшого увеличения оборудования арифметического устройства и позволяет значительно сократить время выполнения операции умножения. [27]
После того, как были проделаны первые эксперименты по перекрытию во времени отдельных операций в центральном процессоре, стало ясно, что программирование, ставящее себе целью оптимизацию вычислительного процесса с учетом перекрытия во времени ( как, например, в случае совмещения во времени операций умножения и сложения - вычитания), оказывается чрезвычайно сложным. Получавшийся на практике полезный эффект оказался ничтожным. Тогда был предложен принцип прогнозирования, состоящий в том, что центральный процессор строился в виде ряда субпроцессоров, работающих последовательно. В типовой структуре подобного типа первый субпроцессор выбирает команды из арифметического устройства, второй - исследует эти команды и выполняет операции по индексированию, третий - извлекает из запоминающего устройства операнды, четвертый - выполняет арифметические операции, а пятый - передает результаты в запоминающее устройство. В этом примере первый, второй и третий блоки выполняют операции прогнозирования для четвертого и пятого блоков. Рассмотрим простой случай, когда за операцией умножения следует несколько операций сложения. Первый, второй и третий блоки могут в таком случае сформировать очередь из команд сложения и вычитания, в то время как четвертый блок будет выполнять операцию умножения. Поскольку второй блок выполняет операции индексирования, он должен быть снабжен средствами для выполнения сложения и вычитания. Следовательно, для совмещения во времени выполнения операций умножения и сложения - вычитания здесь не требуется дополнительного оборудования. Преимущества метода прогнозирования проявляются наиболее явно в быстродействующих машинах с запоминающими устройствами на магнитных сердечниках. Благодаря наличию в таких машинах специальных средств для независимого обращения к отдельным блокам запоминающего устройства, время обращения оказывается весьма малым. [28]
Страницы: 1 2