Cтраница 2
На рис. 2.68 показана функциональная схема двенадцатиразрядного устройства сравнения двух чисел. Здесь входы данных трех микросхем К561ИП2 образуют параллельные шины данных. Входы и выходы микросхемы равенства - неравенства соединены последовательно. [16]
На схемах ( см. рис. 3.8) ПЗУ обозначается как ROM. При активном уровне на входе Е ПЗУ выполняет свои функции. При отсутствии разрешения выходы микросхемы неактивны. Разрешающих входов может быть несколько, тогда микросхема отпирается по совпадению сигналов на этих входах. [17]
Используются в системах обработки групп импульсов-байтов, а также в устройствах селекции больших ЗУ. Каждый буфер имеет на входе триггер Шмитта, что позволяет уменьшить его чувствительность к помехам. При поступлении на один из управляющих входов напряжения высокого уровня информация блокируется и выходы микросхем переводятся в 3 - е состояние. На входах ИС включены р-п-р-транзисторы, позволяющие функцио-нирввать при малых мощностях входных сигналов. Нагрузочная способность выходов позволяет работать на линии передачи с волновым сопротивлением 130 Ом и использовать ленточный провод с разъемом. [18]
Применительно к последовательностным устройствам ( триггерам, счетчикам и др.) используются некоторые дополнительные временные параметры, обусловленные принципом действия, как то: время задержки переключения, максимальная частота переключений и некоторые другие. Коэффициент разветвления по выходу ( коэффициент нагрузки) Краз характеризует нагрузочную способность микросхемы. Этот параметр определяет максимальное число входов элементов данной серии, которым можно нагружать выходы микросхемы без нарушения ее нормального функционирования. [19]
Накопитель ( Н) выполнен в виде узла памяти с 32 8-разрядными ячейками. TST дешифратор производит чтение содержимого определенной ячейки накопителя. Считанное содержимое ячейки представляет собой набор восьми управляющих сигналов, выдаваемых из микросхемы. Этот набор сигналов передается на выходы микросхемы через буфер микрокоманды ( БМК), построенный на элементах с тремя состояниями. Управление БМК производится сигналом ОЕ. При подаче ОЕ - 1 БМК устанавливается в выключенное состояние, при ОЕ 0 на выходы микросхемы поступают управляющие сигналы. [20]
Для увеличения числа самих хранимых слов ( рис. 3.10 6) адресные входы микросхем включают параллельно и рассматривают как младшие разряды нового, расширенного адреса. Добавленные старшие разряды нового адреса поступают на декодер, который по входам Е выбирает одну из микросхем. Выходы одноименных разрядов при увеличении числа хранимых слов должны объединяться с помощью функций ИЛИ. Специальных элементов ИЛИ не требуется, если выходы микросхем ПЗУ выполнены или по схеме открытого коллектора для объединения методом монтажного ИЛИ, или по схеме буфера с тремя состояниями, допускающего непосредственное физическое объединение выходов. [21]
Микросхема KJ74XA9 ( аналог МСА6ЧО) осуществляет усиление сигнала цветности, опознавание цвета, цветовую синхронизацию, формирование коммутационных импульсов полустрочной частоты. Микросхема работает в режиме СЕКАМ и в режиме приема двух стандартных сигналов СЕКАМ / ПАЛ. Структурная схема микросхемы приведена на рис. 4.8. В режиме СЕКАМ напряжение на выводах 4 и 16 микросхемы равны нулю. Пороговое устройство 6 устанавливает каскад ( 1) У в режим усилителя-ограничителя, каскады 14 и 17, работающие в режиме ПАЛ, отключены и не оказывают влияние на работу микросхемы. Во время прямого хода луча переключатель 2 находится в положении 1 и сигнал после усиления каскадом 3 подается на выходы микросхемы: с вывода 1 микросхемы выходной сигнал цветности поступает в дальнейшем в прямой канал цветности, а с вывода 15 - в заде-жанный канал. Во время обратного хода луча переключатель 2 устанавливается в положение 2 и сигнал цветности через усилитель 5 и вывод 11 У подается на контур L1C3, выделяющий импульсы опознавания сигнала СЕКАМ. Одновременно переключатель 2 обнуляет выходные сигналы цветности, очищая тем самым их кулевой уровень от помех, исключая их влияние на фиксацию уровня черного в видеосигнале. [22]
Накопитель ( Н) выполнен в виде узла памяти с 32 8-разрядными ячейками. TST дешифратор производит чтение содержимого определенной ячейки накопителя. Считанное содержимое ячейки представляет собой набор восьми управляющих сигналов, выдаваемых из микросхемы. Этот набор сигналов передается на выходы микросхемы через буфер микрокоманды ( БМК), построенный на элементах с тремя состояниями. Управление БМК производится сигналом ОЕ. При подаче ОЕ - 1 БМК устанавливается в выключенное состояние, при ОЕ 0 на выходы микросхемы поступают управляющие сигналы. [23]