Вычитание - двоичное число
Cтраница 3
Операция вычитания в Д - кодах выполняется так же, как и операция вычитания двоичных чисел, заменой операции вычитания операцией сложения с изменением знака вычитаемого. [31]
Деление двоичных чисел производится аналогично делению десятичных чисел, но с учетом специфики операции вычитания двоичных чисел. Положение запятой результата умножения и деления определяется так же, как и для десятичных чисел. [32]
Поясните структуру и назначение каждого узла операционного блока для обработки порядков ( рис. 7.9) при сложении и вычитании двоичных чисел с плавающей запятой. [33]
Основное отличие операционного блока для операций с мантиссами чисел с плавающей запятой с d16 от операционного блока для сложения и вычитания двоичных чисел с фиксированной запятой - наличие цепей косой и прямой передачи мантисс при сдвиге на четыре разряда вправо при выполнении процедуры выравнивания порядков, для сдвига суммы мантисс в случае переполнения разрядной сетки при сложении, а также для сдвига мантисс на четыре разряда влево, необходимых для выполнения процедуры нормализации. [34]
Это - - машина последовательного действия, она работает при частоте повторения импульсов в 1 мггц. Сложение или вычитание 16-разрядных двоичных чисел выполняется менее чем за § мксек, а умножение или деление - менее чем за 300 мксек. [35]
АЛ У, изображенное на рис. 3.19, способно выполнять сложение 8-разрядных двоичных чисел. Может ли оно выполнять вычитание двоичных чисел. [36]
При вычитании многоразрядных двоичных чисел нужно принимать во внимание заем единиц в более старших разрядах. Если бы вы решали пример на вычитание двоичных чисел, приведенный на рис. 9.10, а, то вы должны были бы следить за всеми разностями и заемами, как указано на этом рисунке. [37]
Важной особенностью двоичной арифметики ЦВМ является то, что она позволяет упростить выполнение некоторых арифметических операций. Так, в вычислительной машине отсутствуют узлы для вычитания двоичных чисел. Операция двоичного вычитания в ней заменяется сложением. Для этого используется представление отрицательных чисел специальными кодами. [38]
Далее вы увидите, что сумматоры и вычитатели очень похожи друг на друга, и, кроме того, полу вычитатели и полные вычитатели используются аналогично полусумматорам и полным сумматорам. Таблица двоичного вычитания приведена на рис. 9.8 а; указанные в ней правила вычитания двоичных чисел представлены на рис. 9.8 6 в виде таблицы истинности. Если В больше А ( как в строке 2 таблицы), нужно занять 1 в соседнем старшем разряде. [39]
Четырехразрядные сумматоры 155ИМЗ и 561ИМ1 построены по схеме, показанной на рис. 6.97, за исключением логики формирования переноса с. На рис. 6.99 показана схема 12-разрядного параллельного двоичного сумматора с последовательными внутренним ( внутри ИС) и внешним переносами. Данный сумматор может быть использован и для вычитания 12-разрядных двоичных чисел, если они представлены в дополнительном коде. [40]
Эти схемы используются для сложения 8-разрядных или даже 16 - или 32-разрядных двоичных чисел в микропроцессорных системах. Микропроцессорные АЛУ могут также выполнять вычитание; при этом используются те же самые полусумматоры и полные сумматоры. Позже в этой главе мы рассмотрим использование сумматоров для вычитания двоичных чисел. [41]
 |
Последовательный тестер с использованием компараторов напряжения. [42] |
Наиболее многосторонним методом автоматического принятия решения является метод цифрового сравнения. По этому методу результаты испытания должны преобразовываться в цифровую форму и сравниваться с критерием приемки, предварительно заполненным в цифровой форме. Блок-схема на рис. 16.21 является типичной для выполнения автоматического сравнения результатов испытания с критерием приемки. Принцип работы имеет то преимущество, что вычитание двоичных чисел ( прибавлением дополнений) дает в результате несущий или не несущий сигнал, если результат испытаний равен или больше верхнего предела, или менее нижнего предела. Подсчет выполняется схемой двоичного сумматора. [43]
При равенстве или обратном соотношении коды нуля и отрицательной разности на выходе сумматоров, как указывалось, получаются обратными. Поэтому производится их обращение в прямой код. При равенстве, как и при и, мцг получается отрицательный знак ( единица), который и используется для обращения кода разности. Единица с выхода 51 полусумматора знака проходит на счетные входы Г триггеров регистра RG2 и обращает записанный в нем код. Данные табл. 12.2 иллюстрируют действие цифрового ЭС двоичных сигналов в параллельном коде. Возможна аппаратная реализация вычисляющего ЭС и на основе прямого вычитания двоичных чисел. [44]
Страницы: 1 2 3