Cтраница 3
Таким образом, JK-триггер может непосредственно выполнять функции триггера со счетным входом. [31]
Микросхема представляет собой JK-триггер с логикой на входе ЗИ. [32]
Таким образом, JK-триггер повторяет логику Л5 - триггера, за исключением четвертой комбинации ( J 1 и К 1), которая не приводит к неопределенному состоянию, а осуществляет инверсию предыдущего состояния триггера ( табл. 12.4), см. стр. [33]
Микросхемы представляют собой JK-триггер с логикой на входе ЗИ. [34]
Микросхема представляет собой JK-триггер. [35]
Микросхема представляет собой JK-триггер с логикой на входе 3 И. [36]
Микросхема представляет собой JK-триггер с логикой на входе ЗИ. [37]
Микросхемы представляют собой JK-триггер с логикой на входе ЗИ. [38]
Микросхема представляет собой JK-триггер. [39]
Микросхема представляет собой JK-триггер с логикой на входе 3 И. [40]
Сброс и установка JK-триггера происходит при появлении сигналов R 0 и 80 соответственно. [41]
Временная диаграмма работы JK-триггера, используемого в качестве Т - триггера, приведена на рис. 2.53 в. Из временной диаграммы следует, что длительность сигналов на входе Т должна удовлетворять условию / с 2 зср. [42]
Задача о последовательности импульсов на входах D-триггера. [43] |
Условное графическое обозначение JK-триггера показано на рис. 6.13, а. JK-триггер имеет два информационных входа J и К, синхронизирующий вход CLK и, как и все триггеры, два комплементарных выхода Q и Q. Когда на оба входа J и К подается уровень логического 0, триггер блокируется, и состояния его выходов не изменяются. В этом случае триггер находится в режиме хранения. [44]
Условное графическое обозначение JK-триггера, входящего в состав интегральной ТТЛ-схемы 7476А), показано на рис. 6.14, а. Синхронными входами являются информационные входы J и К и синхронизирующий вход CLK. [45]