Последовательные данные

Cтраница 3

Вход тестовых данных - этот вход обеспечивает входной поток последовательных данных в порт OnCE / JTAG. Он защелкивается по положительному фронту ТСК и подсоединен внутри через резистор к высокому уровню. [31]

Применение Г ИС 8251 в синхронном интерфейсе. [32]

Управление приемником, которое управляет всеми функциями по приему последовательных данных в обоих режимах передачи. [33]

В большинстве машин эффективно пересылать всю дорожку или аналогичный массив последовательных данных из промежуточного в оперативный накопитель. Следовательно, естественно рассмотреть неявные уравнения, в которых определяются значения всех U ( x, у) на одной линии одновременно и неявно. [34]

Выход тестовых данных - этот выход с тремя состояниями обеспечивает выходной поток последовательных данных из порта OnCE / JTAG. Он работает в состояниях Сдвиг-IR и Сдвиг-DR контроллера состояний и изменяется по отрицательному фронту ТСК. [35]

Мы уже отмечали при рассмотрении процесса нахождения скорости, что комбинирование пяти последовательных данных может оказаться неприемлемым, если промежутки между наблюдениями недостаточно малы. Поэтому таблица (8.8) была рассчитана на основе только четырех соседних наблюдений, и мы получили скорости для точек, расположенных посредине между двумя данными точками. После повторения этого же процесса первоначальное положение точек восстанавливается. Теперь используются только три вместо четырех соседних точек с каждой стороны. [36]

Блок управления последовательным вводом-выводом по команде R1M осуществляет ввод, а по команде SIM - вывод последовательных данных. Для параллельного ввода-вывода данных в МП используется мультиплексированная шина данных. Адрес передается по двум шинам: старший байт адреса - по шине адреса, а младший байт - по шине данных. В начале каждого машинного цикла младший байт адреса поступает на шину данных и может быть зафиксирован в любом 8-разрядном регистре по сигналу ЕА. В остальное время машинного цикла шина используется для передачи данных между МП и памятью или устройствами ввода-вывода. Буферы адреса данных и старших разрядов адреса представляют собой двунаправленные 8-разрядные формирователи с тремя состояниями, переключаемые в высокоимпедансное состояние во время сигналов SRI, HOLD и в режиме останова. [37]

А ( Сеть А): Служба подписки в Ассоциации консолидированной системы информации о курсах акций, предоставляющая последовательные данные о сделках с полными лотами ценных бумаг, зарегистрированных на Нью-Йоркской фондовой бирже, независимо от места совершения сделки. [38]

В ( Сеть Б): Служба подписки в Ассоциации консолидированной системы информации о курсах акций, предоставляющая последовательные данные о сделках с полными лотами ценных бумаг, зарегистрированных на Американской фондовой бирже, независимо от места совершения сделки. [39]

Внутренняя схема регистра К561ИР6 ( а и схема ключа ком - мутации ( 6. [40]

Регистр К561ИР6 применяется: для параллельного обмена информацией между двумя 8-разрядными шинами данных А и В; для преобразования последовательных данных в параллельные перед загрузкой их в шины А и В; для накопления и рециркуляции данных; для преобразования параллельных данных, пришедших по каждой шине, в последовательные, выходящие по одному проводу. [41]

Интерпретация байта состояния каналов ПДП. [42]

Оставшиеся сигналы центрального процессора Intel 8085 ( рис. 8.5) воспроизведены на рис. 8.20. Их можно разделить на четыре категории: сигналы управления прерываниями, линии последовательных данных, линии восстановления и линии синхронизации. [43]

Работа SAI не может быть продолжена, когда DSP находится в состоянии останова, поскольку DSP не активизирует тактовый сигнал. Входящие последовательные данные будут проигнорированы. Пока DSP находится в состоянии останова, секции SAI будут оставаться в состоянии индивидуального сброса, а биты статуса регистров RCS и TCS будут сброшены. Управляющие биты в этом процессе не задействованы. Рекомендуется запретить работу SAI перед вхождением в состояние останова. [44]

Три представителя семейства имеют в своем составе 6 или 8 каналов SERDES и от 334 до 658К системных вентилей. Каждый порт SERDES может передавать последовательные данные со скоростью до 1 Гбит / с. Две программируемых схемы синхронизации каналов SERDES могут тактировать передачи, если синхросигналы не содержатся в самих данных. Имеются два программируемых блока PLL и от 24 до 36 блоков двухпортовой SRAM, а также 12 - 18 блоков QMAC умножения-накопления, которые в большой степени ускоряют вычисления при цифровой обработке сигналов. Результирующая скорость передачи составляет 8 Гбит / с, чего достаточно для большого числа применений. Логика FPGA может выполнять операции кодирования и декодирования информации, балансировки дифференциальных сигналов по постоянному току, обрамления пакетов данных, управления памятью и др., в том числе реализацию некоторых интерфейсов. [45]

Страницы: 1 2 3 4 5