Cтраница 2
Логическая схема ФИКСАТОРА АДРЕСА / СЕЛЕКТОРА БЛОКА, которая была показана на рис. 8.7, при использовании с контроллером ПДП Intel 8257 должна быть модифицирована. Модифицированная логическая схема ФИКСАТОРА АД РЕСА / ВЫБОРА БЛОКА показана на рис. 8.16. При использовании контроллера ПДП требуются две различные конфигурации адресной шины: одна для подчиненного режима и одна - для основного. Во время работы контроллера ПДП в подчиненном режиме восемь старших разрядов адресной шины принимаются непосредственно по линиям центрального процессора As - AIS. Восемь младших разрядов пересылаются по линиям центрального процессора AD0 - AD7 и фиксируются управляющим сигналом ALE. Эти разряды доступны тристабильному буферу, если сигнал контроллера ПДП AEN ( address enable - адрес доступен) выключен, так как сигнал AEN указывает, что контроллер ПДП работает в подчиненном режиме, когда сигнал выключен. Они фиксируются управляющим сигналом ADSTB и доступны тристабильному буферу, если сигнал AEN включен. Сигнал AEN при включении указывает, что контроллер ПДП работает в основном режиме. В последнем случае восемь младших разрядов адреса получаются непосредственно с линией А0 - А / контроллера ПДП. [16]
![]() |
Синтезатор частоты приемника УКВ и СВ программ на микросхеме КА1508ХЛ1. [17] |
Внешние управляющие сигналы, поступающие на делитель с переменным коэффициентом деления 4 со сканирующего счетчика 5, позволяют осуществлять сканирование диапазона приема с определенным шагом в ручном или автоматическом режиме. При настройке на станцию код, определяющий коэффициент делителя, записывается в ОЗУ 3 с последующим использованием для быстрой настройки, так как нет необходимости в последовательном подборе. Регистр входной информации предназначен для использования внешнего контроллера. Для построения СЧ требуются перестраиваемые генераторы СВ и УКВ диапазонов, кварцевый резонатор и RC-фильтры. В УКВ диапазоне используется дополнительный делитель, имеющий коэффициент деления Р или Р 1 и большее быстродействие. [18]