Асинхронный rs-триггер

Cтраница 2

Схема содержит логические элементы ИЛИ-НЕ, ИЛИ, двух-и трехвходовые элементы И, асинхронные RS-триггеры и элементы задержки. После соответствующих преобразований схему сравнительно просто можно привести к тому или иному виду, в зависимости от типа логических элементов, выбранных для данного проекта. [16]

При C ( t) 1 из этой формулы получаем аналитическое выражение функции асинхронного RS-триггера (2.2), а при C ( t) 0 имеем Q ( t 1) Q ( t), т.е. триггер хранит информацию. [17]

Действительно, сигналы, поступившие на входы S и R такого триггера, попадают на входы асинхронного RS-триггера только одновременно с тактовым импульсом, поступающим на вход синхронизации С, так как это единственная возможность для них преодолеть схемы И. [18]

При С 1 состояние триггера определяется действующими на входах уровнями так же, как и в рассмотренном выше асинхронном RS-триггере. [19]

При С 0 в точках е и / ( на выходах элементов И-НЕ, и И - НЕ2) устанавливается уровень 1, являющийся пассивным для асинхронного RS-триггера с инверсными входами. Уровень в точсах е и / оказывается связанным лишь с С 0 и не зависит от уровня и информационном входе D. Таким образом, происходит логическое отключение входа D от входов асинхронного триггера. [20]

Данная схема является полным функциональным аналогом асинхронного RS-триггера в потенциальной системе ( см. гл. [21]

Трехразрядный регистр. [22]

Регистр представляет собой совокупность триггеров, число которых соответствует числу разрядов кода. На рис. 7.20 приведена схема трехразрядного регистра, выполненного на простых асинхронных RS-триггерах с прямыми входами и элементах И. В регистре выполняются две несовместимые микрооперации - установка в О и прием трехразрядного кода X [14-3], при этом установка выполняется при поступлении управляющего сигнала Уст; прием-импульса Пр. [23]

Управление по входам S и R ничем не отличается от аналогичного управления в асинхронном RS-триггере. В телевизионных игровых приставках D-триггер используется исключительно в счетном режиме. Счетный режим достигается в результате соединения D-входа с инверсным выходом триггера. При этом каждый импульс на входе синхронизации будет вызывать изменение состояния триггера, поскольку сигнал на входе D будет всегда противоположен сигналу на единичном выходе. [24]

Схема триггера на элементах ИЛИ - НЕ ( а и его условное графическое обозначение ( б.| Схема триггера на транзисторных элементах ИЛИ - НЕ. [25]

Триггер, представленный на рис. 5.10, может быть выполнен на элементах ИЛИ - НЕ. Для этого необходимо указанные элементы соединить, как показано на рис. 5.9. Такой триггер называется асинхронным RS-триггером. [26]

На рис. 3.12 а представлена логическая структура ( без учета показанных пунктиром связей) ранее рассмотренного синхронного RS-триггера. Этот недостаток триггера может быть исключен путем введения связей, показанных на рис. 3.12 а пунктирными линиями. Действительно, подача уровня S R - 1 должна при С 1 вызвать появление на выходах обоих элементов И-НЕ, и И - НЕ2 уровня логического 0, являющегося активным для входов асинхронного RS-триггера с инверсными входами. Очевидно, появление уровня логического 0 на выходах элементов И-НЕ, и И - НЕ2 не может произойти строго в один и тот же момент времени. [27]

Страницы: 1 2