Процессорный блок

Cтраница 2

Если же каждое устройство управления имеет доступ к нескольким процессорным блокам, доступным и другому устройству. МВС свойственны и перестраиваемость, и параллелизм на уровне команд параллельных, фрагментов и независимых программ; при этом число процессорных, блоков может отличаться от числа устройств управления. [16]

Структурная схема блока прерываний программ. [17]

Запросы на прерывание программы возникают асинхронно по этношению к работе процессорных блоков, ВС. Исполнение запроса может начаться немедленно, после завершения выполнения команды или ряда команд. Принято считать, что ВС имеет единственный уровень прерывания или нулевую глубину прерывания, если запрещено прерывание прерывающей программы. Глубиной прерываний называют максимальное число программ, прерывающих друг друга вновь возникающими запросами. [18]

Важным усовершенствованием стандартного медицинского оборудования ( собственно томограф, консоль оператора, процессорный блок) является система хранения и графического анализа томограмм. [19]

На одном процессорном блоке выполняется одна команда; тогда среднее число / процессорных блоков, одновременно занятых выполнением / команд одной программы ( ветви), характеризует производительность системы. Из условий практической реализуемости для одного УУ поток команд на входе системы принят ординарным. [20]

Распространение сигнала при сложении двух чисел. [21]

Шаг 6 в этом примере является критическим и может быть реализован двумя процессорными блоками. Заметим, что для переноса С4 в шаге 3 необходима одна итерация. Блок, выполняющий данную операцию ( рис. 7.8), может быть реализован на обычных логических схемах. [22]

Разнообразные устройства ( такие как клавиатура, экран, диски, память и процессорные блоки), входящие в состав компьютерной системы, называются аппаратными средствами. Компьютерные программы, исполняемые компьютером, называются программным обеспечением. [23]

Конечно же, указанный вывод не означает, что РП, состоящее из одного процессорного блока, всегда будет уступать по эффективной производительности решающему полю из нескольких ПБ. Во-вторых, любое увеличение числа ПБ требует усложнения схемы коммутации между УУ и РП, фактическое существование которой вообще не учитывалось в математической модели. [24]

Автомат содержит регистр занятости процессорных блоков РПБ, регистр занятости буферов ( регистров PI и Р2) процессорных блоков РБ, таблицу номеров процессорных блоков ТПБ, регистр-распределитель процессорных блоков РР, приоритетное устройство ПУ, анализирующее приоритеты устройств управления ( приоритеты задач и ветвей), таблицу приоритетов устройств управления, распределитель выборки устройств управления РВ. PI и Р2 нет данных); шина 2 признака занятости буферов ПБ ( по ней устанавливается 1 в г - м разряде регистра РБ, если пуст хотя бы один из регистров Р и Р2 в UEi); шина 3 для передачи приоритетов ветвей ( задач) из УУ в ПУ; шина 4 для передачи номера УУ, которому разрешен доступ к РП; шина 5 для передачи сигнала в УУ нет готовых к выполнению команд; шина б для передачи сигнала о наличии команд, готовых к выполнению ( из выбранного УУ последовательно передается столько единиц, сколько готовых к выполнению команд имеется в данном УУ); шина 7 для передачи номера, предоставляемого ПБ, из таблицы ТПБ в УУ. Для простоты на рис. 4.9 изображена магистральная структура связей между УУ и РП: магистраль S используется для передачи кодов команд и операндов в ПБ, а магистраль 9 - для передачи результатов вычислений в УУ. [25]

Схема управления следующим адресом.| Схема ускоренного переноса.| Универсальный параллельный регистр. [26]

Схема ускоренного переноса, представленная на рис. 7.119, предназначена для осуществления функций передачи параллельных сигналов в процессорном блоке. Каскадное включение подобных схем позволяет реализовать параллельные цепи переноса в процессорах с разрядностью больше шестнадцати. Использование этих БИС существенно ускоряет быстродействие АЛУ с наращиваемой разрядностью, обеспечивая прием до четырех пар сигналов распространения и генерации переносов, а также формирование на пяти выходах сигналов распространения. [27]

Поскольку быстродействие оперативной памяти ( ОП) существенно меньше быстродействия элементной базы устройств управления ( УУ) и процессорных блоков ( ПБ), то эта память является традиционно узким местом вычислительных систем. Параллельная организация структуры ОП, используемая во всех МВС, направлена в первую очередь на повышение пропускной способности этой памяти. Мы будем рассматривать различные параллельные структуры ОП, представляющие собой совокупности одинаковых модулей, и с точки зрения живучести ее. [28]

Считывание и обработку программ ветвей, предназначенных для выполнения в АПП, осуществляет устройство управления УУ, которое связано также с обычными процессорными блоками ПБ. Целесообразность использования последних связана с тем, что в ветвях АПП могут присутствовать скалярные команды, а также команды работы с небольшими векторами, выполнение которых в АПП привело бы к резкому уменьшению его производительности. [29]

Страницы: 1 2 3 4