Задержка - элемент
Cтраница 2
 |
Реверсивный счетчик на потенциальных элементах. [16] |
Таким образом через интервал времени, определяемый задержкой элементов D ( 1 и 2), триггеры первого и второго разрядов изменят свое состояние на противоположное. [17]
Результаты асинхронного моделирования представляются в виде временных диаграмм, по которым и анализируется работа устройств, в частности, выявляются критические состязания, статические и динамические риски сбоев. Наиболее полно поведение моделируемого устройства раскрывается при формировании задержек элементов с учетом их случайного характера. [18]
При этом выполняется запись всех новых предсказанных событий в календарь. Отметка времени каждого нового события вычисляется как сумма текущего времени и времени задержки элемента, который генерирует соответствующий сигнал. Событие помещается в список вслед за имеющимся в списке событием, характеризующимся ближайшей меньшей отметкой времени. Кроме того, в ряде случаев должны удаляться некоторые события, которые имеются в календаре. Алгоритм удалений зависит от используемой модели задержки. Модели задержки, используемые в VHDL, и соответствующие правила удалений приведены в разд. Если изменение входов не приводит к изменению выходов, или, как говорят, происходит поглощение события, то, естественно, календарь не изменяется. Простейший пример такой ситуации - переход логический ноль-логическая единица на входе элемента ИЛИ, на другом входе которого уже присутствует единица. [19]
 |
К графическому решению ур-ния. [20] |
Увеличение частоты колебаний в обычных генераторах с одно-петлевой запаздывающей обратной связью достигается уменьшением времени задержки линии. При этом аремя задержки может стать соизмеримым со значениями нестабильного паразитного времени задержки элементов генератора, особенно транзисторов, в результате чего стабильность частоты колебаний ухудшается. [21]
Основные трудности в задачах реального проектирования возникают в связи с тем, что элементы в схеме обладают различными, отличающимися от номинала значениями задержек и длительностей фронтов. Работы по синтезу схем, не зависящих от скорости [4,5], - пример попыток преодоления трудностей, связанных с априорный отсутствием сведений о задержках элементов в схеме. Введение понятия рандомизированного инерционного базиса как раз и объясняется желанием приблизить постановку задачи структурного синтеза к реальному проектированию. [22]
 |
Схема преобразователя кода Грея в натуральный двоичный код.| Временные диаграммы сигналов на входах и выходах преобразователя кода Грея в натуральный двоичный код. [23] |
Она равна двойной задержке сигнала элементами Исключающее ИЛИ. Если после очередного переключения входных сигналов выждать это время, то сигналы на выходах установятся в истинных своих значениях, откуда следует, что переключение входных сигналов можно производить через минимально допустимый период времени ( период разрешения), равный двойной задержке элементов Исключающее ИЛИ. [24]
Полученные результаты требуют тщательной проверки, поэтому за этапом синтеза следует этап тестирования, выполняемого моделированием и / или реальными экспериментами. Моделирование, как правило, имеет несколько уровней с разной степенью отображения свойств реального объекта. Оно может быть как функционально-логическим, проверяющим правильность функционирования устройства или программы, так и функционально-временным, учитывающим задержки элементов, составляющих проект. [25]
Применение многопетлевой обратной связи в генераторах с запаздыванием позволяет осуществить частотную модуляцию генерируемых колебаний в широких пределах путем изменения коэффициентов передачи одной или нескольких цепей обратной связи. В книге показано, что при определенных соотношениях значений времени задержки цепей обратной связи возможна частотная модуляция без изменения условия баланса амплитуд генератора и, следовательно, почти без изменения амплитуды генерируемых колебаний. Многопетлевая запаздывающая обратная связь, кроме того, дает возможность получить колебания, период которых значительно больше или значительно меньше общего времени задержки элементов задержки генератора. Дополнительные цепи запаздывающей обратной связи обеспечивают стабилизацию частоты генери. [26]
На рис. 10.16 показан способ построения многоразрядных однотактных регистров сдвига с применением стыковочных разрядов ( второй разряд на рис. 10.16), к которым определенным образом подключают шины сдвига младших и старших разрядов. Схема работает без ситуаций гонок при любом временном соотношении тактов сдвига ( необходимо их совпадение на время переключения выходного триггера стыковочного разряда); приведенная организация сдвига стыковочного разряда является необходимой. Если все элементы сдвига запускать от одного источника, то такая схема многоразрядного регистра полностью сохраняет свое быстродействие. Разброс времен задержек элементов сдвига в этом случае не играет роли, так как в расчет принимается максимально возможное время задержки для примененных элементов. [27]
Коллекторами транзистора VT2 служит дополнительная область 1 р-типа. Эмиттер транзистора VT2 совмещен с базой переключательного транзистора VT1, а база транзистора VT2 расположена в эпитак-сиальном слое. В отличие от элементов ШТЛ здесь применяют диоды Шотки одного типа, что упрощает технологию. Однако замена быстродействующего диода Шотки р-п - р транзистором с относительно широкой базой и низкой граничной частотой увеличивает среднюю задержку по сравнению с задержкой элемента ШТЛ. Средняя задержка элемента ИШЛ уменьшается при использовании более тонкого эпитаксиального слоя. В) и логический перепад ( ( / л U1 - [ 7 0 7 - 0 5 0 2 В) приблизительно такие же, как для элементов ШТЛ. [28]
О Потоковый стиль отличается от предыдущего тем, что оператор исполняется после готовности всех предшественников данного оператора. Чаще используется его модификация - конвейер. Операторы, представляющие вершины одного яруса графа, исполняются после реализации всех операторов предыдущего яруса. Операторы одного яруса могут описываться и как последовательные, и как параллельные. Техническая реализация обычно предусматривает синхронную работу ступеней конвейера от общего синхронизирующего сигнала, причем период синхронизирующих сигналов больше максимального времени задержки элементов. На рис. 3.4, б представлена реализация того же алгоритма, что и на рис. 3.4, а. Прямоугольниками показаны вспомогательные элементы, фиксирующие состояния входов и выполняющие запуск очередной ступени в синхронные моменты времени. На управляющие входы всех вспомогательных элементов подается один и тот же сигнал. Обозначения на управляющем входе отображают относительный порядковый номер порции данных, подаваемых на очередную ступень конвейера. В случае рассинхронизации прохождения потоков данных по разным путям вставляются пустые операторы ( элементы задержки), отображенные на рис. 3.4, б заштрихованными кружочками. В то же время недостатком конвейера в сравнении с параллельной реализацией может стать большая задержка результатов относительно момента появления порции данных. [29]
Страницы: 1 2