Cтраница 2
Роль двух инверторов Iz и IL заключается в выработке соответственно сигнала сброса на нуль адаптера и сигнала считывания выбранного кода; они действуют от сигналов, полученных на выходах M4 и М0 распределителя знаков. Это позволяет не перегружать его слишком сильно, учитывая, что он уже нагружен схемами последовательного анализатора. [16]
За этой последней операцией, обозначенной символически выражением СС - ( 01) ь, следует в свою очередь сброс на нуль арифметического блока преобразователя кодов ( RZCC), который управляется сигналом, полученным на выходе MQ распределителя знаков. [17]
Каждый элемент памяти состоит из триггера с тремя входами: два первых входа соединены с двумя шинами, выходящими из выходов ( N) и ( N) арифметического блока. Третий вход, отдельный для каждого элемента памяти, соединен с вы ходом того же ранга распределителя знаков. [18]
Сопротивление нагрузки является общим для всех транзисторов. При анализе последовательности одновременно может быть открыт только один транзистор, именно тот, который был указан распределителем знаков. [19]
Затем положительные импульсы ( действительные, если буквы кодов Rp ( р 6, 5, 4 3, 2 и 1) равны 1, и потенциально-возможные, равные кулю, если все Rp равны 0) последовательно прикладываются на линию движения AvCC двоичного триггера, который вызывает появление - также последовательное - соответствующих цифр Np ( и их дополнений NP) на своих двух выходах. После прихода каждого нового импульса на цепь AvCC по истечении времени, достаточного для возможного изменения состояния двоичного триггера ВВСС, импульс, который является действительным во всех случаях, прикладывается на цепь движения распределителя знаков. [20]
Функциональная диаграмма схем контроля информации представлена в той части, которая относится к передающей стороне, на фиг. Двоичный триггер ВВ на два входа получает на каждый из них сигналы, представляющие соответственно функций LiM0 и LiZM0, вырабатываемые двумя схемами И с инверсией, первый вход которых - общий для обеих схем - соединен с выходом М0 распределителя знаков, а второй вход соединен либо с выходом Llt либо с выходом Li3 разделителя. Таким образом, триггер остается в рабочем положении в продолжение двенадцати полных малых циклов, подавая 1 на первый вход новой схемы И с инверсией, играющей роль вентиля, до тех пор, пока к нему не будет приложен 0, который будет его блокировать в течение 13-го, 14-го и 15-го малых циклов. [21]
Сброс на нуль распределителя кодов получается при посылке на цепь RZDC постоянного сигнала, образованного инвертором /, вход которого соединен с выходом ( 1) триггера BBZ ( см. фиг. Сигнал сброса на нуль прикладывается в течение всего промежутка времени между моментом обнаружения приказа общего сброса на нуль и моментом получения сигнала пуска. Это положение позволяет нейтрализовать импульс движения, посылаемый одновибратором ВМ на цепь AvDC во время сброса на нуль распределителя знаков ( см. фиг. [22]
Таким образом, во всех случаях во время работы распределителя кодов код, выработанный избранным индивидуальным блоком, появляется на шести входах адаптера, а его дополнение - на выходах инверторов / в - А. Этот код должен храниться в памяти в продолжение всего времени, необходимого для его последовательного анализа. Запоминающее устройство представлено шестью двоичными триггерами ВВе - BBi на два входа каждый, причем правый вход, получающий сигналы в одной фазе с полученными на выходе Mt распределителя знаков, используется для сброса на нуль адаптера. Левый вход получает, с одной стороны, непрерывный сигнал, приходящий с выхода инвертора того же ранга, а с другой стороны - сигнал управления той же фазы, что и сигнал, получаемый на выходе Мй распределителя знаков. Именно этот последний разрешает передачу на. [23]
Таким образом, во всех случаях во время работы распределителя кодов код, выработанный избранным индивидуальным блоком, появляется на шести входах адаптера, а его дополнение - на выходах инверторов / в - А. Этот код должен храниться в памяти в продолжение всего времени, необходимого для его последовательного анализа. Запоминающее устройство представлено шестью двоичными триггерами ВВе - BBi на два входа каждый, причем правый вход, получающий сигналы в одной фазе с полученными на выходе Mt распределителя знаков, используется для сброса на нуль адаптера. Левый вход получает, с одной стороны, непрерывный сигнал, приходящий с выхода инвертора того же ранга, а с другой стороны - сигнал управления той же фазы, что и сигнал, получаемый на выходе Мй распределителя знаков. Именно этот последний разрешает передачу на. [24]