Входной регистр

Cтраница 2

Входной регистр типа 305 предназначен для параллельного приема информации с внешних устройств и их чтения на шины магистрали КАМАК. [16]

Во входные регистры АЛУ РА и РВ заносятся байты 1-го и 2-го операндов команды, которая в данный момент обрабатывается процессором. Информация в РА и РВ благодаря магистральной схеме АЛУ, поступает из регистров процессора, в которых в данный момент времени хранятся операнды, подлежащие обработке. Все регистры процессора могут соединяться друг с другом через АЛУ. Если передаваемые операнды - подлежат обработке, то они поступают из процессора в РА и РВ, далее операционный блок выполняет необходимые действия и результат через коммутатор С попадает в выходную магистраль, а оттуда в соответствующий регистр процессора. Если же операнды должны быть переданы от одних регистров процессора к другим без изменений, то используются операции пересылки А ТРАНЗИТ и В ТРАНЗИТ. Кроме выполнения операций двоичной и десятичной арифметики, а также логических операций АЛУ производит операции над адресной частью команды и осуществляет информационную связь процессора с ОЗУ машины. Выбираемая из оперативной памяти информация побайтно считывается в АЛУ и оттуда с обработкой или через операции транзита поступает в регистры процессора. Аналогично выполняется и обратная операция передачи информации из регистров процессора в ОЗУ. Таким образом, при реализации операций, требующих участия как регистров процессора, так и ОЗУ, АЛУ выполняет роль исполнителя и посредника. [17]

На входной регистр декодирующего устройства заносятся значения контрольной суммы и проверочных разрядов после передачи их по каналу связи. Информация источника поступает одновременно на входной регистр потребителя. Но прежде чем эта информация будет передана потребителю, проверяется ее достоверность. По значениям информационных разрядов, принятых на входном регистре потребителя, образуется новое значение проверочных разрядов ( дОдек а также добавочный контрольный разряд для обнаружения двойной ошибки. При отсутствии ошибки в переданной информации контрольный код равен нулю, чему соответствует нулевой выход дешифратора адреса неисправностей ( ДАН), который разрешает выдачу с входного регистра потребителя. [18]

Согласование входного регистра с внешними источниками цифрового сигнала по логическим уровням осуществляется с помощью ПУ. В зависимости от выбранного режима работы ЦАП по согласованию с ТТЛ - или ЭСЛ-микро-схемами на ПУ подаются напряжения от источников питания 5 и - 5В соответственно. Наличие в ПУ инвертирующих входов позволяет подавать на их входы ( кроме Н, L, 2C) парафазные сигналы с уровнями ЭСЛ, что повышает помехоустойчивость ЦАП и уменьшает время задержки распространения сигнала. [19]

Схема содержит входной регистр ( 1), который предназначен для запоминания остатков числа А в основной системе ( PFi-P) и для запоминания остатков по дополнительно введенному основанию ( РГб); группу дешифраторов ДС1 - ДС4 (), каждый дешифратор имеет количество выходов pi - 1; первую ступень усеченной пирамиды матрицы ( 3); группу элементов ИЛИ Д1 - Д4 ( 4), вторую ступень усеченной пирамиды матрицы ( 5); группу логических схем ИЛИ Дз-Дт ( б); третью ступень усеченной пирамиды матрицы ( 7); группу логических элементов ИЛИ Д § - Дд ( ( 5); четвертую ступень усеченной пирамиды матриц (); группу логических элементов ИЛИ Дю; пятую ступень усеченной пирамиды матрицы; группу логических элементов ИЛИ Дц; схемы двоичного кодирования СДК. [20]

Схема устройства для определения ранга числа. [21]

Устройство содержит входной регистр ( PFi-РГП) для временного хранения остатков числа А по соответствующим модулям; схемы кодирования ( CKi-СКП) произведений остатков по модулю pn i и постоянных коэффициентов В, состоящие из логических схем И; логические элементы ИЛИ ( Дз. Дз) сумматор по модулю pn i; шины А, В, С для подачи тактовых импульсов. [22]

Схема содержит входной регистр РГ ( 1) для временного хранения чисел по соответствующим модулям; усеченные пирамиды матриц (, 3), синтезированные из коньюнкторов; дизъюнкторы первой ступени ( 4) - дизъюнкторы второй ступени ( 5); анализатор диапазона (), синтезированный из коньюнкторов и дизъюнкторов. Регистры и логические элементы реализованы в нейросетевом базисе. [23]

Записанная во входном регистре информация поступает на блок инверсии параллельным 6-разрядным кодом. С блока инверсии информация поступает на блок сопряжения, при этом обеспечивается работа последнего по сигналам негативной логики. [24]

Набор информации во входные регистры и регистр ЗУ производится сдвигом с помощью кнопки входной информации. [25]

Управление идет через входной регистр. [26]

При большом числе входных регистров дешифратор считывания выполняют на базе двух МПТ и диодной матрицы с числом диодов по числу регистров. Если многократное считывание одного входного регистра хотят осуществить по однократному указанию от ПА, то схему необходимо дополнить переключателем на МПТ для регенерации состояния дешифратора считывания. При считывании дешифратора информация о его состоянии переписывается на дополнительный переключатель. При считывании дополнительного переключателя эта информация вновь записывается на сердечники дешифратора. [27]

Пример вычисления синдрома с помощью ( п - - разрядного регистра сдвига Входная очередь Номер сдвига Содержимое регистра. [28]

Принятый вектор подается во входной регистр, в котором в исходном состоянии все разряды имеют нулевое значение. После того как весь принятый вектор будет занесен в регистр сдвига, содержимое регистра - это и есть синдром. Теперь ключ 1 открывается, а ключ 2 закрывается, так что вектор синдрома теперь можно извлечь из регистра. Описанная последовательность действий имеет следующий вид. [29]

В состав микросхемы входят входной регистр и счетчик. [30]

Страницы: 1 2 3 4 5