Адресный сигнал

Cтраница 3

Расположение запоминающих элементов на кристалле обеспечивает выбор слова при совпадении адресных сигналов по координатным шинам xi, yt или при непосредственном выборе линейки слова из матрицы. [31]

Время записи информации / Зп - интервал времени между началом адресного сигнала и появлением записанной информации на выходе микросхемы, измеренный на заданных уровнях. [32]

Это означает, что путем коррелирования принимаемого сигнала с модифицированными адресными сигналами, мы можем отстроить или декоррелировать интерференцию многих пользователей. Поэтому детектор, основанный на (15.3.34), называют детектором с декорреляцией. [33]

При появлении сигнала 1 на втором выходе распределителя разрешается работа компаратора адресных сигналов. Последний сравнивает код адреса КП получателя с кодом, присвоенным данному КП. Если сравниваемые коды совпадают, значит, информация была направлена данному КП. В этом случае сигнал 1 образуется на первом выходе компаратора. На блок приема информация поступает после установления адреса функционального блока данного КП. Адрес блока фиксируется регистром, куда вводится последовательный код со второго выхода блока. После завершения ввода в регистр информации с адресом блока сигнал 1 образуется на третьем выходе распределителя. Этим сигналом, проходящим через схему И, разрешается запись параллельного кода с первого выхода регистра в счетчик. На третий вход выбранного функционального блока приема поступает разрешающий ( адресный) сигнал с выхода коммутатора, а на четвертый вход - информационный код с выхода элемента И. [34]

Для адресации любого из 16 чисел необходимо иметь 16 различных комбинаций адресных сигналов. Такое число различных комбинаций получается при четырехэлементном коде адреса. Например, при коде адреса 0000 появятся сигналы единичного уровня на шинах Xt и YI, которыми во всех, микросхемах выбирают ЭПц. Следовательно, подведенное ко входам Wi, W0 всех микросхем число Л 040302 1 попадает своими разрядами именно в эти элементы памяти. Часть ЗУ, которая предназначена для хранения многоразрядного числа, называется ячейкой памяти. [35]

Электрическая схема элемента памяти ЭСТ-типа с эмит-терными связями с усилителем записи и считывания. [36]

Схема содержит квадратную матрицу ЭП 16X16 бит, инверторы и дешифраторы адресных сигналов, усилители записи и считывания и буферные схемы. Таблица истинности схемы приведена в § 4.2. Там же на основе таблицы истинности получена функциональная схема, изображенная на рис. 4.7. Рассматриваемая в примере ИС логически эквивалентна описанной в § 4.2. Все блоки схемы реализованы на основе ЭСЛ-элементов. На рис. 4.25 представлена детальная логическая схема, из которой видно, что часть блоков, например дешифратор разрядов, реализована на основе эмит-терных повторителей, объединенных по схеме ИЛИ. Чередование инверторов ЭСЛ-типа и схем ИЛИ на эмиттерных повторителях необходимо для согласования логических уровней между элементами. [37]

Общий вид кристалла ИС оперативной памяти ЭСЛ-типа емкостью 64 бита. [38]

ИС включает матрицу ЭП 16 X 4 бит, инверторы и дешифраторы адресных сигналов, усилители записи и считывания и буферные схемы. Функцональная схема ИС приведена на рис. 4.22. В ней используется комбинированная выборка. [39]

На основании (6.2) может быть построена схема демультиплексора при любом числе n адресных сигналов хр. [40]

Сигнал логического 0, поступающий со схемы сравнения, используется вместе с адресным сигналом, передаваемым по линии А9, в качестве разрешающего для схем ИЛИ. При наличии хотя бы одного сигнала, равного 1, на входе элемента ИЛИ на его выходе также имеет место единичный сигнал. [41]

Схемы типовых узлов управления РЕАСТР-2. [42]

Так же, как в блоке БКУ, этот узел подключают к ПКУ адресными сигналами: вызов агрегата ВА, вызов участка ВУ и вызов исполнительного механизма ВИМ. После этого к триггеру ТР начинают проходить от ПКУ сигналы типа включить ( ВКЛ) и отключить ( ОТКЛ), вызывающие соответствующие изменения его выходного сигнала. [43]

Структурная схема микропроцессорного модуля. [44]

Конкретные значения сигналов на управляющих входах БР1 и БР2 обеспечивают постоянную передачу через регистры адресного сигнала. В случае, когда шина адреса должна быть отдана внешним устройством, единичный сигнал ПЗ микропроцессора переводит выход буферных регистров в состояние высокого сопротивления. Аналогичным образом контроллер шин КШ также отключает внутрисистемную шину данных от МП при единичном сигнале на входе выбора микросхемы ВМ. [45]

Страницы: 1 2 3 4 5