Схема - регулировка - время
Cтраница 2
 |
Соединение основных функциональных блоков. [16] |
Основные функциональные блоки соединены согласно рис. 3 а. В схему регулировки времени вводится сначала одно из слагаемых Л ь а по окончании вычислительного цикла оно переводится в выходной интегратор. Слагаемое представляется количеством импульсов, производящих сброс схемы регулировки времени и одновременно устанавливающих интегратор в состояние, соответствующее данному числу. Количество слагаемых при этом произвольно. [17]
Для отображения состояния выходов схемы регулировки времени, выходного интегратора и счетчика-интегратора импульсного генератора используется один блок отображения с четырьмя цифровыми индикаторами тлеющего разряда, следовательно, должна быть возможность выбора подключения выходного преобразователя и возбуждающего индикатора к отдельным основным функциональным блокам. Информация о состоянии выходов основных функциональных блоков проходит через логическую цепь при наличии логической 1 на соответствующих четырех входах конъюнкгоров. [18]
Для отображения состояния выходов схемы регулировки времени, выходного интегратора и счетчика-интегратора импульсного генератора используется один блок отображения с четырьмя цифровыми индикаторами тлеющего разряда, следовательно, должна быть возможность выбора подключения выходного преобразователя и возбуждающего индикатора к отдельным основным функциональным блокам. Информация о состоянии выходов основных функциональных блоков проходит через логическую цепь при наличии логической 1 на соответствующих четырех входах конъюнкторов. [19]
При делении цикл вычисления останавливается последним импульсом с выхода импульсного генератора. Этот импульс заканчивает установку нуля схемы регулировки времени, поэтому на вход импульсного генератора ( а значит, и выходного интегратора) всегда подается на несколько импульсов меньше. [20]
При делении цикл вычисления останавливается последним импульсом с выхода импульсного генератора. Этот импульс заканчивает установку пуля схемы регулировки времени, поэтому на вход импульсного генератора ( а значит, и выходного интегратора) всегда подается на несколько импульсов меньше. [21]
Запуск и остановка вычислительного цикла осуществляются переключателем, управляемым схемой регулировки времени. [22]
Числа, с которыми производятся математические операции, вводятся в схему регулировки времени и импульсный генератор, начиная с наивысшего разряда. Сдвиг разряда производится автоматически логическими схемами ввода числа. [23]
Основные функциональные блоки соединены согласно рис. 3, а. В схему регулировки времени вводится сначала одно из слагаемых Л ь а по окончании вычислительного цикла оно переводится в выходной интегратор. Слагаемое представляется количеством импульсов, производящих сброс схемы регулировки времени и одновременно устанавливающих интегратор в состояние, соответствующее данному числу. Таким же образом в выходной интегратор переводится следующее слагаемое Х2, в результате чего выходной интегратор оказывается в состоянии Z A j X2 - Количество слагаемых при этом произвольно. [24]
 |
Соединение основных функциональных блоков. [25] |
Основные функциональные блоки соединены согласно рис. 3 а. В схему регулировки времени вводится сначала одно из слагаемых Л ь а по окончании вычислительного цикла оно переводится в выходной интегратор. Слагаемое представляется количеством импульсов, производящих сброс схемы регулировки времени и одновременно устанавливающих интегратор в состояние, соответствующее данному числу. Количество слагаемых при этом произвольно. [26]
Страницы: 1 2