Триггер - ошибка
Cтраница 1
 |
Условное графическое обозначение К1800РП6. [1] |
Триггеры ошибки используются для проверки четности адреса и данных. [2]
Триггеры ошибки выдают ошибку четности адреса или данных при EWAl или EWB. Кроме того, информацию можно считывать из регистра данных сигналом синхронизации той же шины, по которой производилась запись. Ошибочная запись данных в матрицу памяти возможна при условии, что обе шины данных ( AD и BD) записывают по одному адресу. [3]
 |
Схема организации контроля АЛУ. [4] |
Триггеры ошибок АЛУ также входят в состав условного регистра Р5 регистровой памяти каждого канала. [5]
Команду D4 Сброс триггеров ошибок в исходное состояние необходимо записывать каждый раз перед программированием команды D2 Прием информации возможен или одновременно с ее программированием. [6]
 |
Пример к методу диагностирования по регистрации состояния. [7] |
СОШ) - состояние триггеров ошибок, ИДИ и регистров - активных источников информации. [8]
Вход управления SR устанавливает в исходное состояние триггеры ошибки и регистры данных. Сигнал на выходе равенства адресов EG-ER указывает на то, что адреса АА и ВА равны и разрешение записи одной шины сов-падает с разрешением записи другой. Преимущество данной структуры микросхемы заключается в том, что матрица может быть использована как два регистра разрядностью 32X9 бит каждый, в которых считывание и запись может одновременно производиться по двум шинам адресов и данных независимо. Данные из одной шины могут записываться в ячейку памяти одной части, в то же время по другой шине данные считываются из ячейки другой части. [9]
 |
Временная диаграмма работы КР580ВВ51Л а режиме асинхронной передачи. [10] |
Если есть ошибка в принятых данных, то триггер ошибки челюсти устанавливается в единичное состояние. Если при анализе окажется, что стоп-бит в состоянии низкого уровня, то триггер ошибки1 стоп-бита устанавливается в единичное состояние. Стоп-бит сигнализирует о том, что данные находятся н приемнике. Принятые данные передаются через внутренние шивы дан. RxRDY появляется напряжение высокого уровня, сигнализируя о готовности к считыванию. [11]
Микросхема RAM состоит из двух одинаковых частей, каждая из которых включает усилители и формирователи записи данных AD и BD, дешифраторы адресов АА и ВА, блоки контроля четности адресов АА и ВА ч данных, усилители считывания данных AD и BD регистры данных AD и BD, матрицы памяти А и В и триггеры ошибки. [12]
Наличие ошибок в триггерах не останавливает работу микросхемы. Триггеры ошибок сбрасываются инструкцией команды в исходное состояние. [13]
Каждая из ошибок не прерывает работу микросхемы. Триггеры ошибок устанавливаются в исходное состояние инструкцией команды. [14]
Вы-вод / 5 ( TxRDY) маскируется сигналами CTS и Передача информации возможна разряда DO инструкции команды, а сигнал регистра состояния TxRDY не маскируется указанными выше сигналами, а только определяет, свободен или занят входной регистр данных буферной схемы ввода / вывода. Триггер ошибки стоп-бита D5 устанавливается в единичное состояние, если в конце посылки не обнаруживается стоп-бит. Триггер ошибки переполнения D4 устанавливается в единичное состояние, если мик ропроцессор не прочитал символ перед приемом в буферные схемы ввода / вывода новой информации. Триггер ошибки четности D3 устанавливается в единичное состояние, если в принятых данных обнаруживается ошибка. [15]
Страницы: 1 2 3