Триггер - ошибка
Cтраница 2
Синхронизация работы обеих частей осуществляется синхросигналами, сигналами разрешения выдачи данных. Вход управления общий и устанавливает в исходное состояние триггеры ошибки и регистры данных. [16]
При выполнении этих требований ошибка, обнаруженная схемами контроля, оставляет след, начинающийся в месте возникновения ошибки и заканчивающийся в месте ее обнаружения. Этот след проявляется в виде несоответствия контрольных и информационных бит и единичного состояния триггеров ошибок. [17]
Выгода, приносимая применением журнала ошибок при диагностировании процессора, каналов или контроллеров периферийных устройств, в большой степени зависит от регистрируемой информации, которая в свою очередь зависит от типа ошибки и состояния встроенных средств контроля. Иногда эта информация находит незначительное применение, однако в других случаях можно зафиксировать состояние 5000 триггеров ошибок, предысторию отказа, содержимое регистров и состояние схем проверки четности, что повышает ремонтопригодность. [18]
Ряд поставщиков, особенно тех, кто работает для военных целей и в области передачи сообщений, концентрирует свои усилия на обеспечении систем диагностическими программами, позволяющими установить место константной неисправности по меньшей мере с точностью до неисправного модуля. Диагностирование обычно базируется на применении встроенных средств, позволяющих вести непосредственную запись в определенные регистры, управление таймером для выполнения частичных инструкций или функций, считывание содержимого регистров, триггеров ошибок и кода состояния системы; зачастую эти возможности сочетаются с наличием отдельного диагностического процессора или специально разработанной управляющей аппаратуры. [19]
В разряде D5 устанавливается значение лог. Ошибки не влияют на работу УСАПП. Триггеры ошибок сбрасываются значением D4 1 инструкции команды. [20]
 |
Формат слова вы. [21] |
Кроме флажков готовности в состав слова состояния входят три признака ошибок. Наличие ошибки не прерывает работу ПСА. Триггеры ошибок устанавливаются в исходное состояние командой сброса ошибки ( IC. Чтение SW возможно в любой момент времени, что позволяет МС управлять процессом передачи данных программными средствами. [22]
Вы-вод / 5 ( TxRDY) маскируется сигналами CTS и Передача информации возможна разряда DO инструкции команды, а сигнал регистра состояния TxRDY не маскируется указанными выше сигналами, а только определяет, свободен или занят входной регистр данных буферной схемы ввода / вывода. Триггер ошибки стоп-бита D5 устанавливается в единичное состояние, если в конце посылки не обнаруживается стоп-бит. Триггер ошибки переполнения D4 устанавливается в единичное состояние, если мик ропроцессор не прочитал символ перед приемом в буферные схемы ввода / вывода новой информации. Триггер ошибки четности D3 устанавливается в единичное состояние, если в принятых данных обнаруживается ошибка. [23]
 |
Схема алгоритма обработки ошибки общего канала. [24] |
Ошибка чтения управляющей информации из ПМП рассматривается как ошибка ОК. При этом невозможно произвести запись состояния ОК, используя ПМП каналов. Если до момента останова ОК находился в состоянии связи с одним из каналов ( ТРК 1) и выполняя при этом команду ввода-вывода ( ТВ / В 1), то схемно устанавли ваются признак результата, равный 3, признак ошибки управления в том канале, с которым был связан ОК ( РСК [5]: 1), а также устанавливается в единичное состояние триггер ошибки ТОШ ОК в ЦП. Общий канал остается в состоянии останова до тех пор, пока программные средства восстановления не предпримут попытку произвести его пуск. Если же ОК, связанный с каналом ввода-вывода, выполнял не команду ввода-вывода ( ТВ / В 0), то формирования признака результата не происходит. ТРК 0), то установка признака результата происходит только тогда, когда эта подпрограмма относилась к обработке команды ввода-вывода. [25]
Вы-вод / 5 ( TxRDY) маскируется сигналами CTS и Передача информации возможна разряда DO инструкции команды, а сигнал регистра состояния TxRDY не маскируется указанными выше сигналами, а только определяет, свободен или занят входной регистр данных буферной схемы ввода / вывода. Триггер ошибки стоп-бита D5 устанавливается в единичное состояние, если в конце посылки не обнаруживается стоп-бит. Триггер ошибки переполнения D4 устанавливается в единичное состояние, если мик ропроцессор не прочитал символ перед приемом в буферные схемы ввода / вывода новой информации. Триггер ошибки четности D3 устанавливается в единичное состояние, если в принятых данных обнаруживается ошибка. [26]
Каждая часть имеет входы разрешения записи с шин данных в память и входы разрешения выдачи данных из памяти на выходные шины. Синхронизация работы обеих частей микросхемы осуществляется синхросигналами SYNA и SYNB. Вход управления SR общий и устанавливает в исходное состояние триггеры ошибки и регистры данных. [27]
Общей частью является блок сравнения адресов. Шины данных - 9-разрядные двунаправленные, шины адресов АА и В А - входные, 5-разрядные. Каждая часть матрицы имеет входы разрешения записи с шин данных в память и входы разрешения выдачи данных из памяти на выходные шины. Синхронизация работы обеих частей микросхемы осуществля-ется синхросигналами SYNA и SYNB, которые поступают на регистры данных, блок сравнения адресов и триггеры ошибки четности. [28]
Выполняет функции блока регистров в процессоре или буферного интерфейса памяти в периферийных устройствах. Емкость матрицы регистров 32 х 2 слова по 9 бит. ИС состоит из двух частей. Каждая часть имеет матрицу памяти, усилители считывания, формирователь записи данных из шины AD ( BD) в матрицу памяти, дешифратор адреса, выходной 9-разрядный регистр данных, схему контроля четности данных и адреса и триггер ошибки. Шины данных - 9-разрядные двунаправленные; шины адресные - однонаправленные 5-разрядные. [29]
В микросхеме К1800РП6 предусмотрена возможность контроля четности адреса и данных для каждого канала и выдачи ошибки четности на выводы ERA и ERB, В качестве битов четности адреса используются биты ААО, АВО. Возможен режим игнорирования контроля четности. Специфика схемы такова, что одновременное обращение к одинаковым адресам по каналам А и В является запрещенной комбинацией, которая может привести к сбою. Во избежание этого с помощью анализатора адресов сравниваются адреса обращения по каналам А и В и в случае их равенства выдается сигнал ERR. Установка триггеров ошибки регистров А и В и выходов ERA и ERB Ошибка четности в исходное состояние осуществляется сигналом RESET и RESETO Установка. [30]
Страницы: 1 2 3