Цикл - обмен
Cтраница 3
Выполнение команд можно представить последовательностью циклов шины ( циклов обмена), в течение которых МП обращается к памяти за командами или обменивается данными с памятью или внешними устройствами. В такте Т1 выдается адрес на совмещенную шину адреса / данных, в такте Т2 производится коммутация направления передачи, в тактах ТЗ и Т4 - передача данных. [31]
При добровольном обмене функция благосостояния системы в среднем за цикл обмена г не убывает. [32]
Любой контроллер выполняет функции задающего в течение только одного цикла обмена и при этом обрабатывает один байт данных. Минимальная длительность одного цикла обмена равна 1 мкс. [33]
На материнской плате есть встроенный 32-битный буфер для поддержки удлиненного цикла обмена на шине PCL Если эта функция включена, то доступ к шине PCI разрешен одновременно с доступом к восьмиразрядным устройствам на шине ISA. Этим существенно увеличивается производительность, поскольку цикл обращения к шине ISA занимает 50 - 60 тактов шины PCI. При установке в ПК PCI-платы, не поддерживающей спецификации PCI 2.1, этот параметр необходимо запретить. [34]
 |
Схема выдачи содержимого регистра РЗ в регистр Н или 3 оперативной памяти. [35] |
Информация с ШИН-А передается в регистр Н или 3 в цикл обмена данными между ВУ и ОН при выполнении операции чте ния в канале. [36]
Триггер программно-управляемого прерывания ( ТПУП) устанавливается микропрограммно перед выполнением цикла обмена данными, если в текущем КСК имеется признак ПУП. [37]
Современные процессоры способны совместить во времени выполнение команд и проведение циклов обмена по системной шине. Использование конвейерных технологий и быстрой кэшпамяти позволяет им ускорить процесс взаимодействия со сравнительно медленной системной памятью. [38]
 |
Цикл чтения на магистрали Q-bus. [39] |
На шине адреса / данных ( AD) в начале цикла обмена ( в фазе адреса) процессор ( задатчик) выставляет код адреса. На этой шине используется отрицательная логика. Средний уровень сигналов на шине AD обозначает, что состояния сигналов на шине в данные временные интервалы не важны. Для стробирования адреса используется отрицательный синхросигнал - SYNC, выставляемый также процессором. Его передний ( отрицательный) фронт соответствует действительности кода адреса на шине AD. Фаза адреса одинакова в обоих циклах записи и чтения. [40]
Описан порядок формирования адреса памяти address для некоторого процессорного элемента в зависимости от выполняемого цикла обмена. Выполняемый цикл обмена задается сигналом bus controie, принадлежащим типу busoperations. Список значений типа и их смысл представлен в листинге. [41]
Еще один специальный сигнал ТС выдается контроллером ПДП-каналу как указание о том, что настоящий цикл обмена является последним циклом для текущего блока данных. [42]
В этой лекции речь идет об обмене информацией по шинам микропроцессорных систем, о циклах обмена информацией и их фазах, о принципах синхронизации обмена, принципах организации прерываний и ПДП. [43]
Задающий контроллер может назначить для операции обмена данными только один модуль, который в текущем цикле обмена становится исполнительным. В состав МПБ может входить до семи инициативных модулей ввода - вывода. Запросы на их обслуживание воспринимаются и обрабатываются задающим контроллером в соответствии с установленными им приоритетами. [44]
Таким образом, буквы d, e, z указывают вид операции индексы - порядок цикла обмена. [45]
Страницы: 1 2 3 4