Цикл - шина
Cтраница 1
 |
Временные диаграммы сигнала RDY в нормально готовой ( а и нормально неготовой ( 6 системах. [1] |
Цикл шины выполняется, когда требуется заполнить очередь команд или осуществить обмен данными в процессе выполнения команды. Если цикл шины не требуется, то формируются холостые такты TI, во время которых устройство шинного интерфейса остается пассивным. В течение такта TI на линиях S6 - - S3 микропроцессор сохраняет сигналы состояния от предыдущего цикла шины. Если в предыдущем цикле производилась запись, МП сохраняет на линиях AD записываемые данные до следующего цикла шины; если производилось чтение, МП не управляет линиями до начала следующего цикла шины. Число холостых тактов зависит от длительности выполняемой команды и может быть достаточно большим. [2]
 |
Логика квитирования интерфейса. [3] |
На этом цикл шины завершен. [4]
 |
Условное графическое обозначение АСП ВМ89. [5] |
По окончании цикла шины в такте ТЗ или TW сигналы возвращаются в пассивное состояние. После общего сброса и при отсутствии обращений к шине выходы S2, SI, SO находятся в высокоомном состоянии. [6]
 |
Циклы подтверждения прерывания в максимальном режиме. [7] |
В такте Т4 цикл шины заканчивается: линии AD15 - ADO переводятся в третье состояние, устанавливаются сигналы S2 S 1501 и прекращается активное состояние управляющих сигналов. [8]
 |
Параметр Значение параметра, не. [9] |
В первом такте цикла шины - цикла обращения к ЗУ или внешнему устройству ( ВУ) - МП выдает на эту шину младшие 16 бит адреса памяти или полный адрес внешнего устройства. [10]
Возможность появления на магистрали цикла шины чтение - модификация - запись ( ЧМЗ) исключена из рассмотрения из следующих соображений. Введением цикла ЧМЗ достигается повышение производительности процессора за счет запрещения цикла регенерации памяти в типах ОП с разрушающимся считыванием информации. В многопроцессорных системах данный1 цикл позволяет закрепить за определенным процессором часть общих ресурсов. Цикл ЧМЗ может быть исключен в этих моделях вообще, что не снизит производительности процессоров, но будет способствовать повышению реактивности их системы прерывания. При необходимости и наличии четких статистических данных частоты использования цикла ЧМЗ коэффициент загрузки может быть скорректирован в соответствии с предлагаемой методикой. [11]
 |
Условное графическое обозначение АСП ВМ87. [12] |
В течение первой части цикла шины ( Т1) они содержат адрес, а в остальной части цикла ( Т2, ТЗ, TW, T4) по ним вводятся или выводятся данные. Когда шиной управляет ЦП, выводы AD15 - ADO являются входами. [13]
 |
Контроллер прерывания 8259А. [14] |
Существуют также другие типы циклов шины. Например, если речь идет о системах с двумя или несколькими центральными процессорами на одной шине, нужно быть уверенным, что в конкретный момент только один центральный процессор может использовать определенную структуру данных в памяти. Чтобы упорядочить этот процесс, в памяти должна содержаться переменная, которая принимает значение 0, когда центральный процессор использует структуру данных, и 1, когда структура данных не используется. Проблема заключается в том, что два центральных процессора могут считать переменную на последовательных циклах шины. Если каждый процессор видит, что переменная равна 0, а затем каждый процессор меняет значение переменной на 1, как будто только он один использует эту структуру данных, то такая последовательность событий ведет к хаосу. [15]
Страницы: 1 2 3 4 5