Вход - дешифратор
Cтраница 2
С входом дешифратора часто связывают запускающий или стробпрующий сигнал. Этот сигнал используется для того, чтобы привести дешифратор в действие. Если этот сигнал не является истинным, ни на одном из выходов дешифратора не будет истинного сигнала. [16]
 |
Структурная схема блока Б122.| Структурная схема блока Б141.| Структурная схема блока Б151. [17] |
На входе дешифратора включен селектор на четыре направления ( N1, N2, N3, N4), пропускающий на вход дешифратора одно из четырех четырехразрядных слов, причем два из них проходят цепи гальванической разрядки. [18]
Если на входы дешифратора подавать двоичные переменные, каждая из которых может принимать значения 0 или 1, то на одном из выходов дешифратора вырабатывается сигнал, соответствующий единице, а на остальных выходах сохраняются сигналы, соответствующие нулю. [19]
 |
Принципиальная схема ключа сегмента ЖКИ. [20] |
Когда на вход дешифратора поступает сигнал высокого уровня, транзисторы VT1 и VT2 открываются и формирователь работает как двойной инвертор, передавая инвертированный сигнал на элемент ЖКИ. В схемах формирователей сегментов насчитывается 35 тонкопленочных транзисторов и 14 резисторов. Всего на один разряд 7-сегментного ЖКИ приходится 150 транзисторов и 38 резисторов. [21]
На все входы абонентского дешифратора, кроме одного входа, связанного с вызываемым абонентским комплектом, через открытые диоды дешифраторов Дд, Де и Да подается нулевой потенциал. Диоды одной шины дешифратора десятков Дд и одной шины дешифратора единиц Де будут закрыты в соответствии с состоянием триггеров Tpi-Тр и Тр - Тр счетных схем. [22]
Однако обычно на входы дешифратора подают не только прямые, но и инверсные значения переменных, что исключает необходимость установки инверторов. Для этих целей в качестве входов дешифратора используются прямые и инверсные выхо-лы триггеров регистра, на котором записывается входная комбинация переменных. [23]
Из БУ на вход дешифратора ДША подается сигнал, под действием которого в выбранную адресную шину поступает положительный импульс тока. [24]
 |
Условное графическое обозначение дешифратора 3 / 8. [25] |
Когда же на вход V дешифратора подается логический нуль, на выходе, номер которого соответствует двоичному коду адреса, обозначенного на входе, образуется логическая единица, на других выходах формируется логический нуль. [26]
С увеличением числа входов дешифратора число диодов в схеме резко возрастает, что приводит к снижению надежности работы и повышению стоимости устройства. Избежать это позволяют схемы двух - и многоступенчатых дешифраторов. [27]
 |
Условное обозначение дешифратора для преобразования 1 из 10. [28] |
Каждому слову на входе дешифратора соответствует 1 на одном из его выходов. На рис. 8.42 показано условное обозначение дешифратора, преобразующего двоичные четырехразрядные входные коды от 0 до 9 в 1 ( преобразователь 1 из 10), а табл. 8.4 иллюстрирует состояния дешифратора для разных кодовых комбинаций. [29]
Функциональный код передается на вход дешифратора D, выход которого подключен ко входу блока прерывания. Процессору LPU выдается сигнал прерывания, уровень которого определяется функциональным кодом. В результате этого запускается находящаяся в LROM соответствующая программа обработки сообщения, работа которой кончается формированием соответствующего ответного сообщения в передающем регистре RO. Это сообщение доформировывается на аппаратном уровне старт-битом и контрольным полиномом ( ВСН) и высылается через адаптер LC на линию в последовательном коде. Одновременно запускается контрольный таймер WT. Это прерывание дает возможность для обработки ошибки повторять выдачу сообщения или же после определенного числа повторений извещать диспетчера системы об ошибке. [30]
Страницы: 1 2 3 4 5