Дешифратор - строка
Cтраница 1
Дешифратор строк ПЗУ 256x1 ( рис. 7.4) имеет всего 16 выходов, каждый из которых соединен с 16 ЗЭ, составляющими одну строку ПЗУ. Когда на одном из выходов дешифратора появляется единичный сигнал, на 16 вертикальных линий ( столбцов) выводится содержимое ЗЭ, расположенных в соответствующей строке. [1]
S-входы дешифратора строк; 9, 10, 32 - формирователи сигналов сегментного кода; 33, 34, 35 - формирователи сигналов анодов; 36 - общий; 37-напряжение питания; 38, 39 -генератор опорной частоты. [2]
В состав ИС входят дешифратор адресной строки, схема управления, накопитель 512 16x38, усилитель считывания, мультиплексор и схема коррекции. Отличается от ИС КБ1013РЕ1 типом корпуса. [3]
 |
Состояние переключателей банков ( к ответу на вопрос п. 19 заданий для самопроверки. [4] |
Одним из стробирующих сигналов загружается дешифратор строки, другим-дешифратор столбца. Это усложнение обработки адреса позволяет сэкономить число внешних выводов микросхемы, предназначенных для передачи адреса. [5]
Две части адреса поступают на соответствующие, дешифраторы строк Дшс и разрядов Дшр. В отличие от двухкоординатной выборки в ЗУ с комбинированной выборкой на каждое разрядное сечение требуется не по одному, а по тр усилителей записи и считывания. Кроме того, в известной мере усложняются структурные схемы усилителей записи и считывания, которые управляются сигналами ар с соответствующих выходов дешифратора разрядов Дшр. [6]
В состав ИС входят входной адресный регистр, дешифраторы строк и столбцов, накопитель, селектор, выходные схемы и схемы управления, вырабатывающие сигналы для запоминания и дешифрации адреса, а также считывания сигналов информации. [7]
 |
Схема ЗУ на динамических ячейках с мультиплексной передачей адресов. [8] |
Для адресации каждого из 16384 одноразрядных слов используются дешифратор строк ДШСТр и дешифратор столбцов ДШСТ. Сначала на семь адресных входов интегральной схемы подаются младшие разряды адреса слова, которые затем с помощью сигнала Т ] записываются на регистр адреса строки. Затем на адресные входы подаются старшие семь разрядов адреса слова, записываемые затем по сигналу Т2 на регистр адреса столбца. [9]
 |
Условное обозначение микросхемы ОЗУ. [10] |
Каждая группа разрядов адреса подается на соответствующий дешифратор: дешифратор строк и дешифратор столбцов. При этом каждый из дешифраторов создает на одной из своих выходных цепей уровень лог. ЭП оказывается под воздействием уровня лог. При чтении содержимое ЭП выдается на усилитель чтения и с него на выходной триггер и выход микросхемы. О на входе РЗ открывается усилитель записи и бит информации со входа данных поступает в выбранный ЭП и запоминается в нем. [11]
Описанные выше схемы относятся, главным образом, к дешифраторам строк. Подход к выбору дешифраторов разрядов ( столбцов) матрицы подобен описанному выше. [12]
Строб адреса строки подается сигнал, по которому эти шесть разрядов адреса записываются в регистр-фиксатор дешифратора строки. [13]
Разряды 0 - 1 служат в качестве адресных входов дешифратора столбцов, разряды 2 - 8 - - дешифратора строк. На разряды 9 и 10 поступает информация разрешения ( запрета) данного кристалла для выбора нужной микросхемы МПЗУ. [14]
В состав ИС входят накопитель; адресные формирователи строк и столбцов для согласования по входу с ТТЛ-уровнями и согласования по нагрузке со входами дешифратора строк и столбцов; дешифратор строк, имеющий 8 входов и 256 выходов и обеспечивающий выборку одной строки накопителя; дешифратор столбцов, имеющий 5 входов и 32 выхода и обеспечивающий выборку одного столбца накопителя; формирователи входных / выходных сигналов и переключатели столбцов, обеспечивающие режим записи-считывания байта ( слова) по заданному адресу накопителя; формирователи сигналов управления и схема управления, обеспечивающие управление режимом работы: записью и считыванием информации, общим стиранием информации, хранением ( невыбор), отключением входов. В режиме программиро вания схема управления осуществляет защелкивание адреса и входных данных, формирование команды Я / В, что обеспечивает совместимость ИС с микропроцессорными устройствами. [15]
Страницы: 1 2 3