Дешифратор - строка
Cтраница 2
В состав ИС входят накопитель; адресные формирователи строк и столбцов для согласования по входу с ТТЛ-уровнями и согласования по нагрузке со входами дешифратора строк и столбцов; дешифратор строк, имеющий 8 входов и 256 выходов и обеспечивающий выборку одной строки накопителя; дешифратор столбцов, имеющий 5 входов и 32 выхода и обеспечивающий выборку одного столбца накопителя; формирователи входных / выходных сигналов и переключатели столбцов, обеспечивающие режим записи-считывания байта ( слова) по заданному адресу накопителя; формирователи сигналов управления и схема управления, обеспечивающие управление режимом работы: записью и считыванием информации, общим стиранием информации, хранением ( невыбор), отключением входов. В режиме программиро вания схема управления осуществляет защелкивание адреса и входных данных, формирование команды Я / В, что обеспечивает совместимость ИС с микропроцессорными устройствами. [16]
В состав микросхемы входят: ПЗУ, ОЗУ, генератор тактовых серий, регистр адреса страниц ПЗУ, адресный стек страниц, мультиплексор страниц, входной информационный порт; блок кодовых формирователей; буферный регистр микрокоманд; матрица управляющих сигналов; статус-регистр ( ввода, переноса, верх / низ ПЗУ, состояния подпрограмм, ОЗУ, пропуска); дешифратор строк и разрядов ОЗУ; регистр адреса страниц ОЗУ; мультиплексор ОЗУ / ПЗУ; программный счетчик; адресный стек строк; схема анализа, дешифратор выбора регистра ОЗУ, схема записи-считывания; сумматор; регистры X и Y; дешифратор сегментного кода; выходные адресный и информационный порты. [17]
 |
Функциональная схема статического ОЗУ с организацией 1024Х 1.| Функциональная схема статического ОЗУ с организацией 256X4. [18] |
На рис. 6.4 изображена упрощенная ( без усилителей) структурная схема статического ОЗУ с общими выводами для входных и выходных сигналов. Для выбора требуемого слова используется пятиразрядных дешифратор строк и трехразрядный дешифратор столбцов, выбирающий одно из восьми слов в строке. [19]
Плавающий ( изолированный) затвор не имеет электрического подвода, он предназначен для хранения заряда. Селектирующий затвор подсоединен к одному из выходов дешифратора строк - горизонтальной линии, а сток - к вертикальной линии. В исходном состоянии отсутствует заряд на плавающем затворе ( состояние 1), транзистор имеет очень небольшое пороговое напряжение. Выбор элемента осуществляется путем подачи на селектирующий затвор выходного напряжения адресного дешифратора, при этом включается транзистор и через цепь сток - исток протекает значительный ток. В результате увеличивается пороговое напряжение, и подача на селектирующий затвор выходного напряжения дешифратора не включает этот транзистор. [20]
 |
Запоминающие ( связывающие элементы программируемых интегральных полупроводниковых постоянных ЗУ. [21] |
Плавающий ( изолированный) затвор не имеет электрического подвода, он предназначен для хранения заряда. Селектирующий затвор подсоединен к одному из выходов дешифратора строк - горизонтальной линии, а сток - к вертикальной линии. В исходном состоянии отсутствует заряд на плавающем затворе ( состояние 1), транзистор имеет очень небольшое пороговое напряжение. Выбор элемента осуществляется путем подачи на селектирующий затвор выходного напряжения адресного дешифратора, при этом включается транзистор и через цепь сток - исток протекает значительный ток. В результате увеличивается пороговое напряжение, и подача на селектирующий затвор выходного напряжения дешифратора не включает этот транзистор. Сообщенное элементу состояние сохраняется сколь угодно долго. [22]
 |
Структура микросхемы. [23] |
ОЗУ К564РУ2, матрица которого состоит из 16X16 КМДП элементов памяти. Для обращения к микросхеме требуется ко, входам дешифраторов строк и столбцов подвести восьмиразрядный код адреса, а также сигнал Выборка микросхемы ( ВМ), разрешающий обращение к накопителю по адресным входам и информационным входу я выходу. При запрещающем значении сигнала ВМ накопитель изолирован от выходов дешифратора строк и шины ввода - вывода. [24]
По заданной таблице истинности составляем карты Карно для режимов записи и считывания отдельно. Переменные aic и ( %, являются сигналами на выходах дешифраторов строк и разрядов соответственно. [25]
На рис. 2.40 показана гибридная интегральная схема ПЗУ объемом 4096X1 с расширенными функциональными возможностями. Информационное поле состоит из 16 матриц, каждая объемом 256X1, управляемых дешифраторами строк и столбцов. Входные переменные подаются на дешифраторы в парафазном коде с выходов усилителей размножения. Выходные сигналы с усилителей считывания, расположенных в дешифраторах столбцов, поступают на входы ЭПЛ, совмещенного с выходным регистром. В схему встроены 12-разрядный входной регистр и блок синхронизации для выработки требуемых тактирующих сигналов. [26]
 |
Структурная схема ПЗУ емкостью 1024 бит с комбинированной выборкой и с программируемой организацией ( 1024X1, 512X2 и 256X4. [27] |
Для этого в состав кристалла включается еще один дешифратор, предназначенный для выбора нужной комбинации выходных сигналов. Структурная ИС ПЗУ с программируемой информационной организацией приведена на рис. 8.4. Накопитель разделен на четыре секции по 256 бит в каждой. С помощью дешифратора строк Дш32 и столбцов Дш8 и селектора из общего массива выбираются четыре эле мента памяти, по одному из каждой секции. Сигналы считывания поступают на выходные усилители считывания, которые управляются дешифратором комбинаций. [28]
 |
Структура матриц запоминающих ячеек при пословной ( а и двухкоордиматной ( б. [29] |
Накопитель или матрица памяти состоит из п строк. В состав каждой строки входят m запоминающих ячеек, образующих w - разрядное слово. Соответствующие шины в накопителе управляются от дешифраторов строк ( X) и столбцов ( У), на входы которых поступают адресные сигналы Aa... При записи и считывании осуществляется обращение ( выборка) к одной или нескольким запоминающим ячейкам одновременно. [30]
Страницы: 1 2 3