Матрица - память
Cтраница 3
Постоянная память построена на тороидальных ферритовых сердечниках и разбита на четыре секции, каждая из которык имеет емкость 512 команд. Каждая секци; включает в себя матрицу памяти с устройством дешифрирования по столбцам и строкам. Изменение программы осуществляется сменой программных матриц. В регистре команд запоминается команда очередной операции, состоящая из кода операции, признака адреса регистра команд и адресной части, указывающей номера ячеек запоминающего устройства ЗУ. [31]
 |
Структурные схемы матриц ( накопителей информации. [32] |
Принцип построения БИС ОЗУ показан на рис. 9.7. Основным компонентом этой БИС служит матрица памяти - накопитель. Матрица содержит N ячеек памяти. В каждой из них помещается одно слово длиной М бит, где М - количество разрядов ячейки. [33]
Процесс, посредством которого производится обновление зарядов, служащих для представления логических значений в динамических ЗУПВ. Этот процесс требует периодического выполнения циклов чтения или регенерации всех строк или столбцов матрицы памяти. [34]
Здесь важно отметить, что если вход адреса стробирован, то работа устройства памяти осуществляется по конвейерному принципу. По фронту сигнала inciock адрес фиксируется в буферном регистре и подвергается внутренней дешифрации, но в матрице памяти в этот момент выбрана ячейка, адрес которой был записан в буфер в предьщущем цикле обращения. Именно в эту ячейку в режиме записи заносятся данные, которые в этот момент находятся в буфере входных данных, а в режиме чтения данные из этой ячейки поступают на выход. [35]
 |
Структура МОП-транзистора с пячмйш-н л пк памяти ПТУ плавающим затвором ( а и схема его вклю Разме Ден ОЛ К ПАМЯТИ Hjy чения в матрицу памяти ( б с организацией 1024X4. Вре. [36] |
В перепрограммируемых ПЗУ ( ПИЗУ) имеется возможность неоднократного стирания записанной ранее информации и записи новой. Поэтому при обнаружении ошибок ППЗУ можно легко перепрограммировать. Матрицы памяти ППЗУ могут быть выполнены на основе рассмотренных ранее МНОП-транзисторах или на ос нове МОП-транзисторов с плавающим затвором. [37]
Статическое ЗУ на биполярных транзисторах представляет собой матрицу ЗЭ, каждый из которых может находиться в одном из устойчивых состояний. Таким элементом обычно является триггер. На ЗЭ строится накопительная матрица памяти - основа ОЗУ. Информация записывается в ОЗУ и считывается из него согласно потребностям процессора ЭВМ. Современная технология позволяет получить на одном кристалле биполярной микросхемы ОЗУ на 16384 бит с временем выборки менее 150 не, снабженное схемами управления. Построение ( организация) матрицы определяется способом выборки ( опроса) ЗЭ при записи или считывании. [38]
Статическое ЗУ на биполярных транзисторах представляет собой матрицу ЗЭ, каждый из которых может находиться в одном из устойчивых состояний. Таким элементом обычно является триггер. На ЗЭ строится накопительная матрица памяти - основа ОЗУ. Информация записывается в ОЗУ и считывается из него согласно потребностям процессора ЭВМ. Современная технология позволяет получить на одном кристалле биполярной микросхемы ОЗУ на 16384 бит с временем выборки менее 150нс, снабженное схемами управления. Построение ( организация) матрицы определяется способом выборки ( опроса) ЗЭ при записи или считывании. [39]
Триггеры ошибки выдают ошибку четности адреса или данных при EWAl или EWB. Кроме того, информацию можно считывать из регистра данных сигналом синхронизации той же шины, по которой производилась запись. Ошибочная запись данных в матрицу памяти возможна при условии, что обе шины данных ( AD и BD) записывают по одному адресу. [40]
Благодаря прозрачности в длинноволновой области спектра ХСП применяются в онтнч. Сочетание высокого сопротивления и большой фотопроводимости используется в электрофотографии, телевизионных передающих трубках типа видикон и для изготовления фототермопластич. Эффекты переключения и памяти позволяют получить быстродействующие переключатели и матрицы памяти. [42]
Применение в ЗУ - канальных МДП транзисторов в несколько раз повышает быстродействие и обеспечивает удобство совмещения матрицы ЗУ с ТТЛ ИС. В п-канальных транзисторах и ТТЛ ИС используются положительные источники питания и уровни сигналов равняются 3 - 5 В. Такое соответствие питающих напряжений и уровней сигналов упрощает сочленение матрицы памяти с периферийными схемами. Время выборки этих ЗУ уменьшено до 50 не, причем имеется возможность его дальнейшего уменьшения до 20 - 25 не. [43]
Статические ЗУ на биполярных транзисторах. Они представляют собой матрицу запоминающих элементов, каждый из которых может быть установлен в одно из двух устойчивых состояний. Таким элементом обычно является триггер. Из ЗЭ строится накопительная матрица памяти - основа ОЗУ. На одном кристалле биполярной ИС можно расположить, например, ОЗУ на 4096 бит с временем выборки менее 60 не. Построение ( организация) матрицы определяется способом выборки ( опроса) ЗЭ при записи или считывании. [44]
Выполняет функции блока регистров в процессоре или буферного интерфейса памяти в периферийных устройствах. Емкость матрицы регистров 32 х 2 слова по 9 бит. ИС состоит из двух частей. Каждая часть имеет матрицу памяти, усилители считывания, формирователь записи данных из шины AD ( BD) в матрицу памяти, дешифратор адреса, выходной 9-разрядный регистр данных, схему контроля четности данных и адреса и триггер ошибки. Шины данных - 9-разрядные двунаправленные; шины адресные - однонаправленные 5-разрядные. [45]
Страницы: 1 2 3 4