Логический расширитель
Cтраница 3
Таким образом, в составе цифрового устройства необходимо иметь ИС с различным числом логических входов и при этом учитывать, что существуют группы ИС, имеющие высокий процент применения. По этой причине при разработке серий ИС в их состав включаются схемы логических расширителей. На рис. 1.6, а показана схема логического расширителя для TRL-ИС, которая выполнена в виде пассивной схемы ИЛИ, подключаемой для увеличения параметра т к коллекторным цз-пям основной схемы. Предельное число дополнительных входов ( / лмакс) ограничивается величиной суммарного тока запертых транзисторов, протекающего по общему нагрузочному сопротивлению основной схемы. Эта величина ( тмакс) определяется с учетом возможного минимального уровня напряжения логической 1 на выходе ИС. [31]
 |
Схема элемента ДТЛ.| Схема элемента ТТЛ. [32] |
Для положительных сигналов, подаваемых на входы / - 3, она реализует операцию И - НЕ. У диодной части схем предусматриваются выводы 4 и 5, которые служат для подключения логических расширителей по схемам И и ИЛИ. При этом диод Д4 и выходной диод расширителя образуют схему ИЛИ. Дополнительный диод Дь включен для уменьшения постоянного уровня напряжения на базе транзистора при низком уровне входного потенциала. [33]
На рис. 1.8 раскрыта схема одной из идентичных макроячеек ФБ. Прообразом показанной схемы является макроячейка CPLD XC9500 фирмы Xilinx, не имеющая разделяемого ( общего) логического расширителя. [34]
На рис. 8.14 представлены схемы триггеров, собранных на элементах И-ИЛИ-НЕ. Собственно триггер построен на инверторах, охваченных обратными связями через МЭТ Тз и Тц, которые представляют собой входную часть логических расширителей. Дополнительные входы расширителя ( на рис. 8.14 - S и R) часто используют для предварительной записи информации непосредственно в триггер. В последующие моменты времени на эти входы подается высокий потенциал, отключающий их от триггера. Входная информация обрабатывается и поступает в триггер через МЭТ TI и Т %, являющиеся элементами основных микросхем ТТЛ. [35]
Производят преобразование минимальных форм исходной булевой функции в суперпозицию операторов ЛЭ заданных типов по методике, рассмотренной выше. При этом рекомендуется получить несколько вариантов преобразованных форм исходной функции с использованием различных операторов ЛЭ и их комбинаций, в том числе и с использованием логических расширителей. [36]
Таким образом, в составе цифрового устройства необходимо иметь ИС с различным числом логических входов и при этом учитывать, что существуют группы ИС, имеющие высокий процент применения. По этой причине при разработке серий ИС в их состав включаются схемы логических расширителей. На рис. 1.6, а показана схема логического расширителя для TRL-ИС, которая выполнена в виде пассивной схемы ИЛИ, подключаемой для увеличения параметра т к коллекторным цз-пям основной схемы. Предельное число дополнительных входов ( / лмакс) ограничивается величиной суммарного тока запертых транзисторов, протекающего по общему нагрузочному сопротивлению основной схемы. Эта величина ( тмакс) определяется с учетом возможного минимального уровня напряжения логической 1 на выходе ИС. [37]
 |
Определение времени задержки элемента.| Передаточная характеристика логического элемента. [38] |
Коэффициент объединения по входу характеризует максимальное число входов элемента. Различают коэффициент m объединения по входу И и коэффициент / объединения по входу ИЛИ. Увеличение числа входов достигается введением в состав серий так называемых логических расширителей. [39]
 |
DTX-2 - схема И-ИЛИ-НЕ. [40] |
Возможна реализация ECL-ИС, выходной каскад которой выполнен в виде повторителя со свободным эмиттером. Такая реализация выхода позволяет подключать в качестве нагрузки схемы с различным входным сопротивлением. Это обеспечивает расширение логических возможностей по ИЛИ за счет объединения выходов ИС без применения логических расширителей. [41]
К этим входам подключаются одноименные выходы к и сэ логического расширителя типа ЛД. Пример такого подключения и реализуемая при этом функция для ЛЭ ИС ЛРЗ и ЛД1 показан на рис. 4.9, в. Следует иметь в виду, что из-за требований надежности - максимально возможное количество подключаемых к ИС типа ЛР логических расширителей определяется из условия, чтобы реализуемая логическая функция имела бы не более восьми операций ИЛИ. [42]
 |
Основные параметры ПЛИС.| Функциональная схема ПЛИС семейства МАХЗООО. [43] |
Элементы ввода-вывода ( ЭВВ) позволяют работать в системах с уровнями сигналов 5В, 3.3 В, 2.5 В. Матрица соединений имеет непрерывную структуру, что позволяет реализовать время задержки распространения сигнала до 4.5 не. ПЛИС МАХЗООО имеют возможность аппаратной эмуляции выходов с открытым коллектором ( open - drams pin) и удовлетворяют требованиям стандарта PCI. Имеется возможность индивидуального программирования цепей сброса, установки и тактирования триггеров, входящих в макроячейку Предусмотрен режим пониженного энергопотребления Программируемый логический расширитель позволяет реализовать на одной макроячейке функции до 32 переменных. [44]
 |
Условные графические обозначения логических ИМС серии К178 v. [45] |
Страницы: 1 2 3 4