Регистр - приемник
Cтраница 2
Описание: Выполняет 32-битное вычитание регистра источника из регистра приемника с запрещенным заемом между битами 15 и 16, так что младшая и старшая части регистров вычитаются отдельно. Результат сохраняется в регистре приемнике. [16]
Расширяет знак длинного слова из регистра источника в регистре приемника. [17]
Назначение выводов: 1 - вход разрешения записи в регистр приемника; 2 - выход данных, 0 разряд; 3-вход данных А, 0 разряд; 4 - двунаправленный вывод шины, 0 разряд; 5 - общий; 6 - двунаправленный вывод шины, 1 разряд; 7 - вход данных А, 1 разряд; 8 - выход данных А, 1 разряд; 9 - вход разрешения шины; 10 - выход признака; 11 - вход разрешения выходов данных; 12 - выход данных, 2 разряд; 13 - вход данных А, 2 разряд; 14 - двунаправленный вывод шины, 2 разряд; 15 - общий; 16 - двунаправленный вывод шины, 3 разряд; 17 - - вход данных А, 3 разряд; 18 - выход данных, 3 разряд; 19 - вход тактовых импульсов; 20 - напряжение питания. [18]
Копирует биты 7: 0 из регистра источника в 40-битный регистр приемника и производит расширение нулями старщих битов регистра приемника, начиная с 8 бита. Dn Копирует биты 15: 0 из регистра источника в 40-битный регистр приемника и производит расширение нулями старщих битов регистра приемника, начиная с 16 бита. L Dn Расширяет нулями длинное слово, начиная с бита 32, 40-битного регистра данных. [19]
Непосредственные данные интерпретируются как беззнаковое целое или знаковая часть, зависящая от регистра приемника. [20]
 |
Схема алгоритма синхронного ввода. [21] |
При совпадении синхронизирующих слов с их кодовой комбинацией ( ранее переданной из МП в УСАПП) в регистр приемника УСАПП принимается слово данных, на выводе ВидС устанавливается выходное напряжение уровня лог. Сигнал готовности приемника ГПр 1 и Dl - 1 в слове состояния свидетельствуют об окончании приема слова данных и готовности данных для выдачи из УСАПП в МП. [22]
Копирует биты 7: 0 из регистра источника в 40-битный регистр приемника и производит расширение нулями старщих битов регистра приемника, начиная с 8 бита. Dn Копирует биты 15: 0 из регистра источника в 40-битный регистр приемника и производит расширение нулями старщих битов регистра приемника, начиная с 16 бита. L Dn Расширяет нулями длинное слово, начиная с бита 32, 40-битного регистра данных. [23]
В режиме прерывания ( ПДП отключен), RREQ используется для разрешения запроса прерывания через внешний вывод ( HREQ), если регистр приемника данных заполнен и бит RXDF в регистре статуса установлен. Если бит RREQ равен 0, прерывания по заполнению приемника запрещены. [24]
Числа для сложения должны быть пересланы в любые из приемлемых регистров источника ( X, Y, А, В) и регистров приемника ( А, В) для 48-битного сложения. Если сумма дробных частей больше, чем единица, выполняется перенос в целую часть. Если после сложения двух вещественных чисел целый результат не может быть представлен в 24 битах, используется расширение аккумулятора. Бит 5 в регистре состояния указывает на использование битов расширения. [25]
Корректность операций цикла DO гарантируется, если нет инструкций, стартующих с адресов LA-1, LA-2 и LA, определяющих регистры программного контроллера SR, SP, SSL, LA, LC или PC как регистры приемника или определяющие SSH как регистр источника или приемника. [26]
В следующем примере: MOVE 2 Х1 - Х1 принимает значение 020000, поскольку непосредственные короткие данные ( т.е. данные, представленные как 8 бит) обрабатываются как 8-битная дробная часть, занимающая два старших байта регистра приемника; в то же время, в примере: MOVE 2 X1 - Х1 принимает значение 000002, поскольку данные обрабатываются как целая часть, занимающая младший байт регистра приемника с расширением знака. [27]
В следующем примере: MOVE 2 Х1 - Х1 принимает значение 020000, поскольку непосредственные короткие данные ( т.е. данные, представленные как 8 бит) обрабатываются как 8-битная дробная часть, занимающая два старших байта регистра приемника; в то же время, в примере: MOVE 2 X1 - Х1 принимает значение 000002, поскольку данные обрабатываются как целая часть, занимающая младший байт регистра приемника с расширением знака. [28]
Микросхема содержит следующие функциональные узлы ( рис. 7.132): буфер ввода-вывода, представляющий собой трехстабильное двунаправленное 8-разрядное устройство, предназначенное для связи с процессором; 8-разрядный регистр режима, предназначенный для хранения управляющего слова режима и содержащий восемь триггеров и схем совпадения; 8-разрядный регистр команд, обеспечивающий хранение инструкций; 13-разрядный регистр передатчика, предназначенный для записи стон-бита, бита контроля данных, старт-бита, управляющих и синхронизирующих сигналов; 8-разрядные регистры первого и второго синхросимволов и схема сравнения, предназначенные для хранения кодовых наборов одного или двух синхросимволов и сравнения содержимого регистров синхросимволов с сигналами, поступающими с регистров приемника; два 9-разрядных регистра приемника, обеспечивающие последовательную запись данных и служебных символов и параллельный обмен с внутренней магистралью; схему управления, обеспечивающую запись данных или управляющих слов а микросхему, а также чтение данных или байта состояния и выработки выходных служебных сигналов; схемы формирования фаз, сброса, зарядки внутренней магистрали данных и автосмещения, предназначенные для генерации внутренних синхросигналов, установки БИС в исходное состояние и выработки напряжения смещения и подачи его на подложку. [29]
Микросхема содержит следующие функциональные узлы ( рис. 7.132): буфер ввода-вывода, представляющий собой трехстабильное двунаправленное 8-разрядное устройство, предназначенное для связи с процессором; 8-разрядный регистр режима, предназначенный для хранения управляющего слова режима и содержащий восемь триггеров и схем совпадения; 8-разрядный регистр команд, обеспечивающий хранение инструкций; 13-разрядный регистр передатчика, предназначенный для записи стон-бита, бита контроля данных, старт-бита, управляющих и синхронизирующих сигналов; 8-разрядные регистры первого и второго синхросимволов и схема сравнения, предназначенные для хранения кодовых наборов одного или двух синхросимволов и сравнения содержимого регистров синхросимволов с сигналами, поступающими с регистров приемника; два 9-разрядных регистра приемника, обеспечивающие последовательную запись данных и служебных символов и параллельный обмен с внутренней магистралью; схему управления, обеспечивающую запись данных или управляющих слов а микросхему, а также чтение данных или байта состояния и выработки выходных служебных сигналов; схемы формирования фаз, сброса, зарядки внутренней магистрали данных и автосмещения, предназначенные для генерации внутренних синхросигналов, установки БИС в исходное состояние и выработки напряжения смещения и подачи его на подложку. [30]
Страницы: 1 2 3 4