Двоичный сумматор

Cтраница 1

Двоичный сумматор, который способен формировать выходные сигналы суммы и переноса для первого и второго слагаемых длиной более одного бита. [1]

Двоичный сумматор в блоке БАС, позволяющий одновременно производить сложение трех 64-разрядных слагаемых, выполнен двухступенчатым, как показано на рис. 6.6. Обе ступени ( I ст. и II ст.) - комбинационные. В первой из них формируется двухрядный код, состоящий из кода S поразрядных полусумм ( сумм по mod 2) и кода Q поразрядных переносов, получаемых в результате сложения трех двоичных чисел. С выходов этой ступени коды S и Q поступают в 64-разрядные регистры сумм PC и переносов РП. [2]

Двоичный сумматор осуществляет суммирование двоичных чисел определенной разрядности. Десятичный сумматор осуществляет суммирование чисел, представленных в десятичной системе счисления. [3]

Последовательный тестер с использованием компараторов напряжения. [4]

Выход двоичного сумматора соединен со схемами, накапливающими результаты каждого цикла сложения. [5]

Микросхема представляет собой четырехразрядный двоичный сумматор с ускоренным переносом. [6]

Микросхемы представляют собой четырехразрядный двоичный сумматор с ускоренным переносом. [7]

Микросхема представляет собой четырехразрядный двоичный сумматор с ускоренным переносом. [8]

Для построения многоразрядных двоичных сумматоров, как было показано выше, необходимы одноразрядные двоичные сумматоры. Аналогично этому, многоразрядные десятичные сумматоры строятся с использованием одноразрядных десятичных сумматоров. Последние выполняют операцию суммирования десятичных цифр a hi и переноса pt, поступающих в разряд, и формируют на выходах десятичную цифру суммы st и перенос р, 1 для передачи в следующий десятичный разряд. [9]

АЛУ с накапливающим сумматором.| Состав операционной части АЛУ процессора ЕС-1050. [10]

Основу его составляет 64-разрядный двоичный сумматор параллельного действия. [11]

Представленный в этом файле двоичный сумматор складывает два однозначных числа. [12]

Основной частью АУ является 37-разрядный двоичный сумматор ( s), работающий в обратном модифицированном коде. В сумматоре производится выполнение всех операций над кодами. [13]

Арифметическо-логическое устройство состоит из двоичного сумматора со схемами ускоренного переноса, сдвигающего регистра и регистров для временного хранения операндов. [14]

Схема собрана на семи двоичных сумматорах SM, двух схемах И и схеме ИЛИ. [15]

Страницы: 1 2 3 4