Высокий логический уровень

Cтраница 1

Высокий логический уровень в этом случае составляет 3 В; а это значит, что при переключении нужен меньший перепад напряжения и поэтому через емкость нагрузки протекает меньший ток. [1]

Ячейка выбирается при напряжении высокого логического уровня, поданном по обоим адресам. [2]

Временная диаграмма логических выходов. [3]

Счетчик начинает обратный отсчет с момента прихода на его вход высокого логического уровня. В любой момент времени по окончании отсчета счетчика О существует возможность повторной загрузки на счетчик О данных при значении угла более 90 от начала отсчета. [4]

Базовая схема 2И - НЕ микросхемы FAST. [5]

Этот транзистор включается цепью VT3, R3, когда на входе схемы высокий логический уровень, а транзистор VT2 включен. Коэффициент разветвления по выходу схемы равен 10 для микросхем серии 1533 и 20 для микросхем серии КР1533 при работе схем друг от друга. [6]

При низком логическом уровне на затворах транзисторов VT1 и VT3 на выходе схемы будет высокий логический уровень, так как эти транзисторы закрыты. [7]

Базовая схема 2И - НЕ микросхемы FAST. [8]

КОГДа он включен - Этот транзистор включается цепью V13, КЗ, когда на входе схемы высокий логический уровень, а транзистор VT2 включен. Коэффициент разветвления по выходу схемы равен 10 для микросхем серии 1533 и 20 для микросхем серии К. [9]

Принципиальная схема устройства сдвига уровня и двоичного элемента памяти для ЖКИ. [10]

Для обеспечения надежного функционирования при изменении порогового напряжения и коэффициента усиления тонкопленочных транзисторов в схеме использован более высокий логический уровень сигнала. Транзистор VT1 задает напряжение смещения для транзистора VT2 на уровне, несколько меньшем, чем его пороговое напряжение. Транзистор VT3 открыт при низком уровне входного напряжения, и через него источник тока замыкается на линию ввода логических сигналов. Транзисторы VT4 и VT5 обеспечивают устойчивость сдвига уровней. Устройство сдвига уровня имеет дополнительный инвертор и обеспечивает формирование как прямого, так и инвертированного сигналов. [11]

В первой схеме после прихода шестого входного импульса к контактам 2 и 3 будет подано положительное напряжение ( высокий логический уровень), которое установит в счетчике нуль. [12]

Схема триггера Я-5-типа с коммутирующими транзисторами ( а и ее обозначение ( б. [13]

При этом во время действия импульса ( 71) коммутирующие транзисторы будут заперты, поскольку на их эмиттеры подан высокий логический уровень. После окончания тактирующего импульса включается транзистор Т ( на его базе высокий уровень), а Т3 остается в запертом состоянии. [14]

В) или напряжений, больших по абсолютному значению, входные транзисторы VT1 - VT4 закрываются, потенциал их коллекторов становится близким к нулю ( высокий логический уровень) и на выходе эмиттерного повторителя на транзисторе VT8 ( выход схемы ИЛИ-НЕ) появляется логическая 1, которой соответствует потенциал t / Lx - 0 96 В. [15]

Страницы: 1 2 3