Адресный дешифратор
Cтраница 2
В отличие от разрядных токов считывания, направление адресного тока считывания не зависит от значения адреса и одинаково во всех адресных дешифраторах. [16]
 |
Условное графическое обозначение ППЗУ серии.| Структурная схема БИС ППЗУ К500РЕ149. [17] |
БИС К500РЕ149 ( рис. 12.2) содержит матрицу электрически программируемых запоминающих элементов с внутренней организацией 32 строки на 32 столбца, адресный дешифратор строк ( пять входов, 32 выхода), адресный дешифратор столбцов ( три входа, восемь выходов), четыре усилителя считывания и четыре выходных управляемых буферных элемента. [18]
Интегральная микросхема биполярного ЗУ представляет собой кристалл кремния, в котором образованы массив ЗЭ ( триггеров) со всеми межсоединениями, а также адресные дешифраторы, усилители-формирователи записи и считывания и другие схемы для управления адресной выборкой, записью и считыванием. Для повышения быстродействия ЗУ эти обслуживающие схемы могут быть выполнены на основе ЭСЛ-элементов, работающих в линейной области, в то время как построенные на основе ТТЛ-элементов триггеры ЗЭ работают с насыщением. В таком случае кристалл содержит схемы согласования уровней сигналов для перехода от схем ТТЛ к схемам ЭСЛ и обратно. [19]
 |
Одноадресное ОЗУ с прямой адресацией. [20] |
Пример выполнения ОЗУ с прямой адресацией показан на рис. 4.1, где накопитель / выполнен по схеме, показанной на рис. 2.50, а в качестве адресного дешифратора 4 можно использовать стробируемый дешифратор, изображенный на рис. 2 4 Для уменьшения влияния емкости адресных шин управление ими производится через буферные усилители 5, с помощью которых производится ускоренный перезаряд указанной емкости. По сигналу Vx осуществляется ввод адреса в адресные регистры 2 и 3, сигналом V % задается режим чтения или записи, который тактируется сигналом С. [21]
БИС К500РЕ149 ( рис. 12.2) содержит матрицу электрически программируемых запоминающих элементов с внутренней организацией 32 строки на 32 столбца, адресный дешифратор строк ( пять входов, 32 выхода), адресный дешифратор столбцов ( три входа, восемь выходов), четыре усилителя считывания и четыре выходных управляемых буферных элемента. [22]
Различные типы ЗЭ интегральных ПЗУ представлены на рис. 4.13. На рис. 4.13, а показан биполярный транзисторный ЗЭ с выжигаемой перемычкой, соединяющий горизонтальную и вертикальную линии. При выборе адресным дешифратором горизонтальной линии х на базу транзистора ЗЭ поступает открывающий его сигнал, и при наличии перемычки ( состояние 1) на вертикальной линии у появится потенциал коллектора транзистора 5 В. [23]
Различные типы ЗЭ интегральных ПЗУ представлены на рис. 4.12. На рис. 4.12, а показан биполярный транзисторный ЗЭ с выжигаемой перемычкой, соединяющий горизонтальную и вертикальную линии. При выборе адресным дешифратором горизонтальной линии х на базу транзистора ЗЭ поступает открывающий его сигнал, и ггри наличии перемычки ( состояние 1) на вертикальной линии у появится потенциал коллектора транзистора 5 В. [24]
Таймер реального времени может работать в режиме прерываний, в котором вызывает прерывание каждые 20 мс, или в режиме монитора, в котором прерывания не генерируются. В состав таймера входят адресный дешифратор, тактирующая схема, регистр состояния и схема управления прерываниями. [25]
На другой вход всех групповых и координатных ключей каждого адресного дешифратора через диоды в цепи их запуска поступает отрицательный потенциал, разрешающий запуск выбранной пары ключей в одном из дешифраторов ДША-Л или ДША-В. Разрешающие потенциалы для 8 адресных дешифраторов вырабатываются восемью эмиттерными повторителями, запуск которых осуществляется с выходов дешифратора блока местного управления, управляемого сигналами с триггера 7-го разряда регистра адреса и потенциалами с выходов дешифратора номера магнитного блока. При обращении к оперативной памяти срабатывает только один из восьми эмиттерных повторителей, следовательно, разрешается запуск ключей выборки в одном из двух адресных дешифраторов выбранного магнитного блока. [26]
В каждую ячейку ОЗУ записывается код собственного адреса, затем производится последовательное считывание и проверка этой информации. Адресный тест обеспечивает проверку адресных дешифраторов ОЗУ. [27]
Структурная схема, приведенная на рис. 4 - 10, поясняет работу матричного ЗУ. Код адреса ячейки поступает в адресные дешифраторы X и Y, которые выбирают; в накопителе нужные строку и столбец. Выборка ячейки происходит по принципу совпадения сигналов возбуждения соответствующих шин по X и У координатам. [28]
В состав блока адресной выборки, в зависимости от модификации ЕС-3220, входят от 2 до 8 одинаковых адресных токовых дешифраторов ДША и от 4 до 16 генераторов тока со своими элементами запуска. Каждый магнитный накопитель обслуживается двумя адресными дешифраторами, расположенными на сторонах А и В. Адресный дешифратор служит для коммутации стабилизированных токовых импульсов в одну из 256 адресных шин при обращении к основной памяти или в одну из четырех дополнительных адресных шин при обращении к локальной или мультиплексной памяти. [29]
Структурная схема ОЗУ, показанная на рис. 4 - 1, поясняет принцип словарной организации. Код адреса А / разрядного слова подается на адресный дешифратор, который выбирает нужное слово. Адресный усилитель возбуждает соответствующую словарную шину, и слово, код которого поступает на входные разрядные шины, может 6, ыть записано в выбранную строку матрицы. [30]
Страницы: 1 2 3 4