Прямой выход - триггер
Cтраница 4
Считывание кадра В из ЭПГП производится в том случае, если на прямом выходе триггера Т1 буферной памяти появляется сигнал 1, который информирует блок доступа о том, что буферная память имеет кадр С, готовый для передачи. Считывание кадра А из ЭПГ12 производится в том случае, если на прямом выходе триггера Т1 буферной памяти появляется сигнал 0, который информирует блок доступа о том, что в буферной памяти нет кадра для передачи в моноканал и блок доступа в данный момент времени пассивен. Сигнал триггера Т1 инвертируется элементом НЕ1 в состояние 1 и разрешает считывание кадра А из ЭП112 в соответствующий разряд регистра РЗ блока управления передачей. [46]
На рис. 13 - 21 изображена схема накопительного сумматора параллельного действия, построенная на накопительных сумматорах SM с цепью сквозного переноса. Эта цепь состоит из последовательно соединенных коньюнк-торов, на входы которых поступают сигналы с прямых выходов триггеров Ti и дизъюнкторов по всей разрядной сетке. [47]
Считывание записанного в регистре числа производится через логические элементы И - НЕ D - D & при подаче на них тактового сигнала вывода в прямом коде Тпв. Например, при выводе с регистра числа 101 на схемы D4 и D6 будут поданы единичные ( разрешающие) уровни напряжения с прямых выходов триггеров Тг и Тгз, а на схему DS - нулевой ( запрещающий) уровень напряжения с выхода триггера Тгч. [48]
 |
Схема накопительного регистра ( а и его условные обозначения ( 6. [49] |
Типичная схема накопительного регистра для приема и хранения трехразрядного двоичного числа показана на рис. 8.23, а. Он состоит из трех триггеров с прямыми входами и шести элементов И: И1, ИЗ, И5 установлены на входах триггеров и И2, И4, И6 - на прямых выходах триггеров. [50]
Рассмотрим работу схем при поступлении импульсной последовательности на Вхг. Схема срабатывает от положительных импульсов. В исходном состоянии на прямом выходе триггера 7 имеется низкий потенциал, на обратном выходе триггера Т2 - высокий, на выходе триггера Т3 - также высокий. С приходом первого импульса триггер Т1 перебрасывается и на его обратном выходе потенциал возрастает. [51]
Симметричная схема потенциального триггера ( рис. 3.20, я, б) имеет два входа S и R и два выхода: прямой Q и инверсный Q. Таким образом, вход S служит для запоминания сигнала или записи 1 и ее хранения. R снимает память или считывает информацию с прямого выхода триггера. [52]
Этот сумматор представлен на рис. 4.30. Цепь сквозного переноса образуется последовательно соединенными схемами И и ИЛИ. Схемы Я) цепи сквозного переноса управляются прямыми выходами триггеров сумматора. Линия задержки обеспечивает передачу импульса поразрядного переноса из младшего разряда в старший с задержкой на время восстановления триггера. [53]
 |
Цифровая развертывающая функция с горизонтальной ( а и вертикальной ( б дискретизациями.| Синхросмеси. Структура и основные временные соотношения. [54] |
Запуск RS-триггера производится импульсом, сформированным на элементе 01.1. На прямом выходе триггера вырабатываются кадровые синхроимпульсы отрицательной полярности длительностью 192 мкс и периодом следования 20 мс. [55]
 |
Проходная характеристика и входные импульсные сигналы ( в., условное обозначение ( б и выходной сигнал ( в RS-триггерв. [56] |
Симметричная схема потенциального триггера ( рис. 11.7, б) имеет два входа 5 и R и два выхода: прямой Q и инверсный Q. Таким образом, вход 5 служит для запоминания сигнала или записи 1 и ее хранения. Сигнал UBX1 - 1 на входе R снимает память или считывает информацию с прямого выхода триггера. [57]
Записанный в регистр последовательно код числа можно вывести из регистра, подавая на входы S триггеров сигналы сдвига. Кроме того, схема дает возможность преобразовать последовательный код числа в параллельный. Занесенный последовательно в регистр код 101 можно получить в параллельном прямом коде, сняв его с прямых выходов триггеров. [58]
 |
Схема асинхронной записи информации в счетчик. [59] |
Здесь воздействие сигнала Строб приема входной информации ( SIR) i вызывает появление нулевого сигнала на входе R или S, что влечет за собой установку данного триггера в состояние О или 1 соответственно. На рис. 3 - 65 показана схема асинхронного реверсивного счетчика с цепями параллельного приема информации для задания начального состояния счетчика, отличного от состояния все нули. Реверсивным данный счетчик явля-ется потому, что в цепях межразрядных связей возможно осуществление передачи либо сигнала переноса с прямых выходов триггеров QJ, либо сигнала заема с инверсных выходов QJ. Счет определяется значениями сигналов на управляющих шинах Вычитание и Суммирование. Для приема информации используются асинхронные установочные входы Sj. Подача сигнала 5-стробируется за пределами схемы счетчика. При этом необходимо, чтобы во время действия установочного сигнала S на входах У / С-триггеров присутствовали нулевые потенциалы с тем, чтобы исключить ложные входные сигналы, вызванные переходными процессами В Триггерах. [60]
Страницы: 1 2 3 4 5